KR100670655B1 - Power-Up signal generating circuit - Google Patents

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Abstract

본 발명은 파워-업 신호 발생 회로에 관한 것으로서, 특히, 외부 전원과 내부 전원을 검출하여 외부전원과 내부 전원이 안정화된 상태에서 파워 업 신호를 발생할 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 내부 전원전압을 레벨 쉬프팅하여 외부 전원전압 레벨을 갖는 내부 전원신호를 생성하는 레벨 쉬프터를 구비하고, 외부 전원전압과 상기 내부 전원신호에 따른 내부 전원전압의 레벨을 검출하여, 외부 전원전압과 내부 전원전압이 모두 안정된 상태에 도달했을 경우 파워 업 신호를 활성화시키게 된다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power-up signal generating circuit, and more particularly, discloses a technology for detecting an external power source and an internal power source to generate a power-up signal in a state where the external power source and the internal power source are stabilized. The present invention includes a level shifter for level shifting the internal power supply voltage to generate an internal power supply signal having an external power supply voltage level, and detecting the level of the external power supply voltage and the internal power supply voltage according to the internal power supply signal, thereby providing an external power supply. When both the voltage and the internal supply voltage reach a stable state, the power-up signal is activated.

레벨 쉬프팅, 파워 업, 외부 전원전압 Level Shifting, Power-Up, External Supply Voltage

Description

파워-업 신호 발생 회로{Power-Up signal generating circuit}Power-Up Signal Generating Circuit

도 1은 종래의 파워-업 신호 발생 회로의 상세 회로도. 1 is a detailed circuit diagram of a conventional power-up signal generation circuit.

도 2는 본 발명에 따른 파워-업 신호 발생 회로의 레벨 쉬프터에 관한 상세 회로도. 2 is a detailed circuit diagram of a level shifter of a power-up signal generating circuit according to the present invention.

도 3은 본 발명에 따른 파워-업 신호 발생 회로의 파워-업 발생부에 관한 상세 회로도. 3 is a detailed circuit diagram of a power-up generator of the power-up signal generating circuit according to the present invention.

도 4 및 도 5는 본 발명에 따른 파워-업 신호 발생 회로의 다른 실시예들. 4 and 5 show other embodiments of a power-up signal generation circuit in accordance with the present invention.

본 발명은 파워-업 신호 발생 회로에 관한 것으로서, 특히, 외부 전원과 내부 전원을 검출하여 칩의 초기 구동시 안정화 역할을 수행하는 파워 업 신호를 안정된 상태로 발생할 수 있도록 하는 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power-up signal generation circuit, and more particularly, to detect an external power supply and an internal power supply so as to generate a power-up signal that performs a stabilizing role during initial driving of a chip in a stable state.

일반적으로 반도체 메모리 소자의 제조 기술이 점점 미세화됨에 따라 셀에 인가되는 코어 전압이 점점 낮아지고 있다. 이에 따라, 외부 전원이 공급된 직후 에 프로세스(Process), 전압 및 온도가 변화되는 것을 방지하여 칩의 구동 초기에 안정화된 파워 업 신호를 발생하는 파워-업 신호 발생 회로가 개시된 바 있다. In general, as the manufacturing technology of semiconductor memory devices becomes more and more miniaturized, the core voltage applied to a cell is gradually decreasing. Accordingly, a power-up signal generation circuit has been disclosed that prevents process, voltage, and temperature from being changed immediately after external power is supplied to generate a stabilized power-up signal at the initial stage of chip driving.

이러한 파워-업 신호 발생 회로는 기판 바이어스 전압(Vbb)이 원하는 레벨에 도달했음을 감지하는 파워 업 신호를 발생시킴으로써 내부 전원들이 일정한 레벨에 도달하여 셋업이 완료될 때까지 각 회로들의 전압 레벨을 제어하게 된다. This power-up signal generation circuit generates a power-up signal that senses that the substrate bias voltage Vbb has reached a desired level, thereby controlling the voltage levels of the respective circuits until the internal power supplies reach a constant level and setup is complete. do.

즉, 디램은 외부 전원전압 Vext이 0V에서 목표 레벨의 전압으로 상승할 경우 PMOS트랜지스터와 NMOS트랜지스터에 의해 각각 문턱전압 Vt를 갖게 된다. 따라서, 외부 전원의 레벨이 PMOS트랜지스터의 문턱전압 Vt와 NMOS트랜지스터의 문턱전압 Vt의 합인 2Vt가 되어야 동작 영역이 안정화된다. In other words, when the external power supply voltage Vext rises from 0V to the target level, the DRAM has a threshold voltage Vt by the PMOS transistor and the NMOS transistor. Therefore, the operation region is stabilized when the level of the external power source is 2 Vt, which is the sum of the threshold voltage Vt of the PMOS transistor and the threshold voltage Vt of the NMOS transistor.

그리고, 외부 전원전압 Vext에 의해 생성되는 내부 전원들의 전위가 일정 레벨 이상이 되어야 안정된 동작을 수행할 수 있다. 이를 위해, 파워 업 신호를 인에이블시키는 시점을 일정하게 유지하는 것은 칩의 안정화 측면에서 매우 중요하다. In addition, stable operation may be performed when the potential of the internal power supplies generated by the external power supply voltage Vext is equal to or higher than a predetermined level. To this end, it is important to keep the point of time to enable the power-up signal constant in terms of chip stabilization.

도 1은 레지스터만으로 구성된 종래의 파워-업 신호 발생 회로에 관한 회로도이다. 1 is a circuit diagram of a conventional power-up signal generation circuit composed of only registers.

종래의 파워-업 신호 발생 회로는 전압 감지부(1), 레벨 제어부(2), 파워 업 신호 생성부(3) 및 버퍼링부(4)를 구비한다. The conventional power-up signal generation circuit includes a voltage detector 1, a level controller 2, a power-up signal generator 3, and a buffering unit 4.

여기서, 전압 감지부(1)는 외부 전원전압단 Vext과 접지전압단 Vss 사이에 직렬 연결된 저항 R1,R2을 구비한다. 그리고, 레벨 제어부(2)는 외부 전원전압단 Vext과 노드 (A) 사이에 연결되어 게이트 단자가 노드 (A)에 연결된 NMOS트랜지스 터 N1를 구비한다. Here, the voltage detector 1 includes resistors R1 and R2 connected in series between the external power supply voltage terminal Vext and the ground voltage terminal Vss. The level controller 2 includes an NMOS transistor N1 connected between the external power supply voltage terminal Vext and the node A so that the gate terminal is connected to the node A.

또한, 파워 업 신호 생성부(3)는 외부 전원전압단 Vext와 접지전압단 VSS 사이에 직렬 연결된 PMOS트랜지스터 P1과 NMOS트랜지스터 N2를 구비한다. 여기서, PMOS트랜지스터 P1는 게이트 단자를 통해 접지전압이 인가되고, NMOS트랜지스터 N2는 게이트 단자가 노드 (A)와 연결되며, PMOS트랜지스터 P1과 NMOS트랜지스터 N2의 공통 드레인 단자를 통해 검출신호 det가 출력된다.In addition, the power-up signal generator 3 includes a PMOS transistor P1 and an NMOS transistor N2 connected in series between an external power supply voltage terminal Vext and a ground voltage terminal VSS. Here, the ground voltage is applied to the PMOS transistor P1 through the gate terminal, the gate terminal is connected to the node A of the NMOS transistor N2, and the detection signal det is output through the common drain terminal of the PMOS transistor P1 and the NMOS transistor N2. .

또한, 버퍼링부(4)는 검출신호 det를 반전하여 파워 업 신호 pwrup를 발생하는 인버터 IV1를 구비한다. The buffering section 4 also includes an inverter IV1 which inverts the detection signal det to generate the power-up signal pwrup.

이러한 구성을 갖는 종래의 파워-업 신호 발생 회로에서 노드 (A)의 전압은 저항 R1,R2의 분할에 의해 (R2/R1+R2)*Vext이다. 따라서, 노드 (A)의 전압이 NMOS트랜지스터 N2의 문턱전압이 되는 시점에서 파워 업 신호 pwrup가 발생하게 된다. In the conventional power-up signal generation circuit having such a configuration, the voltage of the node A is (R2 / R1 + R2) * Vext by division of the resistors R1, R2. Therefore, the power-up signal pwrup occurs when the voltage of the node A becomes the threshold voltage of the NMOS transistor N2.

그런데, 외부 전원전압 Vext만을 감지하여 파워 업 신호 pwrup 신호를 발생할 경우, 외부 전원전압 Vext이 노이즈의 영향에 의해 변하게 되어 파워 업 신호 pwrup가 안정적으로 발생하지 못하게 되는 문제점이 있다. However, when only the external power supply voltage Vext is detected to generate a power-up signal pwrup signal, the external power supply voltage Vext is changed by the influence of noise, thereby preventing the power-up signal pwrup from occurring stably.

또한, 외부 전원전압 Vext은 자체 캐패시턴스에 비해 큰 드라이버를 이용하여 칩의 외부에서 구동하기 때문에 전압 변화에 대한 회복시간이 짧다. 반면에, 내부 전원전압은 칩의 내부에서 작은 드라이버를 사용하여 구동하기 때문에 전압의 변화에 따른 회복시간이 외부 전원전압 Vext 보다 상대적으로 길다. In addition, since the external power supply voltage Vext is driven outside of the chip by using a larger driver than its own capacitance, the recovery time for the voltage change is short. On the other hand, since the internal power supply voltage is driven by using a small driver inside the chip, the recovery time according to the voltage change is relatively longer than the external power supply voltage Vext.

그런데, 종래의 파워-업 신호 발생 회로는 외부 전원전압만을 감지하여 칩을 동작시키기 때문에 실제적으로 칩을 동작시키는 내부 전원이 제대로 회복되지 않는 경우 파워 업 회로의 초기 동작이 불안정해질 수 있고 신뢰성 측면에서 많은 문제를 야기할 수 있게 된다. However, since the conventional power-up signal generating circuit operates the chip by detecting only the external power voltage, if the internal power source for operating the chip is not properly recovered, the initial operation of the power-up circuit may become unstable and in terms of reliability. It can cause many problems.

본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 특히, 내부 전원전압을 레벨 쉬프팅하고, 외부 전원전압과 레벨 쉬프팅된 내부 전원전압이 모두 안정된 상태에 있을 경우 파워 업 신호를 발생하여 초기 동작시 안정된 파워 업 신호를 생성할 수 있도록 하는데 그 목적이 있다. The present invention has been made to solve the above problems, in particular, the level of the internal power supply voltage, the initial operation by generating a power-up signal when both the external power supply and the level-shifted internal power supply voltage is in a stable state The purpose is to enable a stable power-up signal generation.

상기한 목적을 달성하기 위한 본 발명의 파워-업 신호 발생 회로는, 내부 전원전압을 레벨 쉬프팅하여 외부 전원전압 레벨을 갖는 내부 전원신호를 생성하는 레벨 쉬프터; 및 외부 전원전압의 레벨을 검출하여, 외부 전원전압의 전위가 일정한 전위 이상이 되고 상기 내부 전원신호가 활성화 될 경우 파워 업 신호를 활성화시키는 파워-업 발생부를 구비함을 특징으로 한다. A power-up signal generating circuit of the present invention for achieving the above object comprises: a level shifter for level shifting an internal power supply voltage to generate an internal power supply signal having an external power supply voltage level; And a power-up generation unit for detecting a level of the external power supply voltage and activating a power-up signal when the potential of the external power supply voltage becomes higher than a predetermined potential and the internal power supply signal is activated.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.

본 발명은 크게 레벨 쉬프터(10)와 파워 업 발생부(20)를 구비한다. The present invention largely includes a level shifter 10 and a power up generator 20.

도 2는 본 발명에 따른 파워-업 신호 발생 회로의 레벨 쉬프터(10)에 관한 상세 회로도이다. 2 is a detailed circuit diagram of the level shifter 10 of the power-up signal generating circuit according to the present invention.

레벨 쉬프터(10)는 PMOS트랜지스터 P2,P3, NMOS트랜지스터 N3,N4 및 인버터 IV2를 구비한다. 여기서, PMOS트랜지스터 P2,P3는 래치 구조로 이루어지며, NMOS트랜지스터 N3는 게이트 단자를 통해 내부 전원전압 Vint가 인가되며, NMOS트랜지스터 N4는 게이트 단자를 통해 인버터 IV2에 의해 반전된 내부 전원전압 Vint가 인가된다. Level shifter 10 includes PMOS transistors P2 and P3, NMOS transistors N3 and N4 and inverter IV2. Here, the PMOS transistors P2 and P3 have a latch structure, the NMOS transistor N3 is applied with an internal power supply voltage Vint through a gate terminal, and the NMOS transistor N4 is applied with an internal power supply voltage Vint inverted by an inverter IV2 through a gate terminal. do.

이러한 구성을 갖는 레벨 쉬프터(10)는 내부 전원전압 Vint을 레벨 쉬프팅하여 내부 전원전압 Vint이 로직을 충분히 구동시킬 수 있는 레벨에 도달했을 경우 외부 전원전압 Vext 레벨을 갖는 내부 전원신호 Vintd를 출력한다. The level shifter 10 having such a configuration level-shifts the internal power supply voltage Vint to output the internal power supply signal Vintd having the external power supply voltage Vext level when the internal power supply voltage Vint reaches a level capable of sufficiently driving logic.

도 3은 본 발명에 따른 파워-업 신호 발생 회로의 파워-업 발생부(20)에 관한 상세 회로도이다. 3 is a detailed circuit diagram of the power-up generating unit 20 of the power-up signal generating circuit according to the present invention.

파워-업 발생부(20)는 전압 감지부(21), 레벨 제어부(22), 파워 업 신호 생성부(23) 및 버퍼링부(24)를 구비한다. The power-up generator 20 includes a voltage detector 21, a level controller 22, a power-up signal generator 23, and a buffering unit 24.

여기서, 전압 감지부(21)는 외부 전원전압단 Vext과 접지전압단 Vss 사이에 직렬 연결된 저항 R3,R4을 구비한다. 그리고, 레벨 제어부(22)는 외부 전원전압단 Vext과 노드 (A) 사이에 연결되어, 소스단자와 게이트 단자가 노드 (A)에 공통 연결된 NMOS트랜지스터 N5를 구비한다. NMOS트랜지스터 N5는 벌크에 접지전압 VSS가 인가되어 역방향 다이오드 소자로 동작하게 된다. Here, the voltage detector 21 includes resistors R3 and R4 connected in series between the external power supply voltage terminal Vext and the ground voltage terminal Vss. The level controller 22 is connected between the external power supply voltage terminal Vext and the node A, and includes an NMOS transistor N5 having a source terminal and a gate terminal connected to the node A in common. The NMOS transistor N5 operates as a reverse diode device by applying the ground voltage VSS to the bulk.

또한, 파워 업 신호 생성부(23)는 외부 전원전압단 Vext와 접지전압단 VSS 사이에 직렬 연결된 PMOS트랜지스터 P4과 NMOS트랜지스터 N6를 구비한다. 여기서, PMOS트랜지스터 P4는 게이트 단자를 통해 접지전압이 인가되어 항상 턴온 상태를 유지한다. 그리고, PMOS트랜지스터 P4의 소스 단자와 벌크에 외부 전원전압 Vext가 인가되고, 드레인 단자는 NMOS트랜지스터 N6의 드레인 단자와 연결된다. In addition, the power-up signal generator 23 includes a PMOS transistor P4 and an NMOS transistor N6 connected in series between the external power supply voltage terminal Vext and the ground voltage terminal VSS. Here, the PMOS transistor P4 is always turned on because the ground voltage is applied through the gate terminal. An external power supply voltage Vext is applied to the source terminal and the bulk of the PMOS transistor P4, and the drain terminal is connected to the drain terminal of the NMOS transistor N6.

NMOS트랜지스터 N6는 게이트 단자가 노드 (A)와 연결되고, 벌크에 접지전압 VSS가 인가된다. 그리고, PMOS트랜지스터 P4과 NMOS트랜지스터 N6의 공통 드레인 단자를 통해 검출신호 det가 출력된다.In the NMOS transistor N6, a gate terminal is connected to the node A, and a ground voltage VSS is applied to the bulk. The detection signal det is output through the common drain terminal of the PMOS transistor P4 and the NMOS transistor N6.

또한, 버퍼링부(24)는 인버터 IV3,IV4와 낸드게이트 ND1를 구비한다. 인버터 IV3는 검출신호 det를 반전한다. 그리고, 낸드게이트 ND1는 인버터 IV3의 출력과 레벨 쉬프터(10)의 출력인 내부 전원신호 Vintd를 낸드연산한다. 그리고, 인버터 IV4는 낸드게이트 ND1의 출력을 반전하여 파워 업 신호 pwrup를 외부 전원전압 Vext 레벨 또는 접지전압 VSS 레벨로 출력한다. The buffering unit 24 also includes inverters IV3 and IV4 and a NAND gate ND1. Inverter IV3 inverts the detection signal det. The NAND gate ND1 performs a NAND operation on the internal power signal Vintd which is the output of the inverter IV3 and the output of the level shifter 10. Inverter IV4 inverts the output of NAND gate ND1 and outputs power-up signal pwrup at external power supply voltage Vext level or ground voltage VSS level.

이러한 구성을 갖는 본 발명의 동작 과정을 설명하면 다음과 같다. Referring to the operation of the present invention having such a configuration as follows.

먼저, 전압 감지부(21)는 외부 전원전압 Vext의 전위가 일정 전위, 즉, 2Vt(Vt는 트랜지스터의 문턱전압) 이상이 되는 것을 감지한다. 그리고, 레벨 제어부(22)는 전압 감지부(21)의 출력전압이 일정 전압 이상일 경우 NMOS트랜지스터 N5가 턴온되어 외부 전원전압 Vext를 공급한다. First, the voltage detector 21 detects that the potential of the external power supply voltage Vext is equal to or greater than a predetermined potential, that is, 2Vt (Vt is the threshold voltage of the transistor). When the output voltage of the voltage detector 21 is equal to or greater than a predetermined voltage, the level controller 22 turns on the NMOS transistor N5 to supply the external power supply voltage Vext.

이후에, NMOS트랜지스터 N6에 외부 전원전압 Vext가 인가되어 NMOS트랜지스터 N6가 턴온된다. 즉, 노드 (A)의 전압 레벨에 의해 NMNOS트랜지스터 N6가 턴온되면, 검출신호 det가 하이에서 로우로 천이한다. Thereafter, an external power supply voltage Vext is applied to the NMOS transistor N6, so that the NMOS transistor N6 is turned on. That is, when the NMNOS transistor N6 is turned on by the voltage level of the node A, the detection signal det transitions from high to low.

이어서, 인버터 IV3에 의해 반전된 검출신호 det가 하이로 입력되고, 레벨 쉬프터(10)의 출력인 내부 전원신호 Vintd가 하이가 되어, 외부 전원전압 Vext과 내부 전원전압 Vint이 모두 검출될 경우 낸드게이트 ND1는 로우 신호를 출력한다. 이에 따라, 파워 업 신호 pwrup는 인버터 IV4에 의해 반전되어 하이로 출력된다. Subsequently, the detection signal det inverted by the inverter IV3 is inputted high, and the internal power supply signal Vintd, which is the output of the level shifter 10, becomes high, so that both the external power supply voltage Vext and the internal power supply voltage Vint are detected. ND1 outputs a low signal. Accordingly, the power up signal pwrup is inverted by the inverter IV4 and output high.

따라서, 본 발명은 내부 전원전압 Vint의 레벨을 검출하여, 외부 전원전압은 물론 내부 전원전압의 레벨이 충분히 안정된 레벨에 도달했을 경우 파워 업 pwrup신호를 하이로 출력하여 안정된 상태에서 칩을 구동시킬 수 있게 된다. Therefore, the present invention detects the level of the internal power supply voltage Vint, and outputs a power-up pwrup signal high when the level of the internal power supply voltage as well as the external power supply voltage reaches a sufficiently stable level to drive the chip in a stable state. Will be.

도 4는 본 발명에 따른 파워-업 신호 발생 회로의 다른 실시예이다. 4 is another embodiment of a power-up signal generation circuit according to the present invention.

본 발명의 파워-업 발생부(30)는 전압 감지부(31), 레벨 제어부(32), 파워 업 신호 생성부(33) 및 버퍼링부(34)를 구비한다. The power-up generator 30 of the present invention includes a voltage detector 31, a level controller 32, a power-up signal generator 33, and a buffering unit 34.

여기서, 전압 감지부(31)는 외부 전원전압 Vext 인가과 접지전압 VSS 인가단 사이에 직렬 연결된 저항 R5과 다이오드 타입의 NMOS트랜지스터 N7를 구비한다. NMOS트랜지스터 N7는 게이트 단자와 드레인 단자가 노드 (A)에 공통 연결되어 다이오드 소자로 동작한다. Here, the voltage detector 31 includes a resistor R5 and a diode-type NMOS transistor N7 connected in series between an external power supply voltage Vext and a ground voltage VSS. In the NMOS transistor N7, a gate terminal and a drain terminal are commonly connected to the node A to operate as a diode element.

그리고, 레벨 제어부(32)는 외부 전원전압단 Vext과 노드 (A) 사이에 연결되어, 소스단자와 게이트 단자가 노드 (A)에 공통 연결된 NMOS트랜지스터 N8를 구비한다. NMOS트랜지스터 N8는 벌크에 접지전압 VSS가 인가되어 역방향 다이오드 소자로 동작하게 된다. The level controller 32 includes an NMOS transistor N8 connected between the external power supply voltage terminal Vext and the node A so that the source terminal and the gate terminal are commonly connected to the node A. NMOS transistor N8 is applied to the ground voltage VSS to the bulk to operate as a reverse diode device.

또한, 파워 업 신호 생성부(33)는 외부 전원전압단 Vext와 접지전압단 VSS 사이에 직렬 연결된 PMOS트랜지스터 P5과 NMOS트랜지스터 N9를 구비한다. 여기서, PMOS트랜지스터 P5는 게이트 단자를 통해 접지전압이 인가되어 항상 턴온 상태를 유지한다. 그리고, PMOS트랜지스터 P5의 소스 단자와 벌크에 외부 전원전압 Vext 가 인가되고, 드레인 단자는 NMOS트랜지스터 N9의 드레인 단자와 연결된다. In addition, the power-up signal generation unit 33 includes a PMOS transistor P5 and an NMOS transistor N9 connected in series between the external power supply voltage terminal Vext and the ground voltage terminal VSS. Here, the PMOS transistor P5 is always turned on by applying a ground voltage through the gate terminal. An external power supply voltage Vext is applied to the source terminal and the bulk of the PMOS transistor P5, and the drain terminal is connected to the drain terminal of the NMOS transistor N9.

NMOS트랜지스터 N9는 게이트 단자가 노드 (A)와 연결되고, 벌크에 접지전압 VSS가 인가된다. 그리고, PMOS트랜지스터 P5과 NMOS트랜지스터 N9의 공통 드레인 단자를 통해 검출신호 det가 출력된다.The NMOS transistor N9 has a gate terminal connected to the node A and a ground voltage VSS is applied to the bulk. The detection signal det is output through the common drain terminal of the PMOS transistor P5 and the NMOS transistor N9.

또한, 버퍼링부(34)는 인버터 IV5와 낸드게이트 ND2를 구비한다. 그리고, 낸드게이트 ND2는 검출신호 det와 레벨 쉬프터(10)의 출력인 내부 전원신호 Vintd를 낸드연산한다. 그리고, 인버터 IV5는 낸드게이트 ND2의 출력을 반전하여 파워 업 신호 pwrup를 외부 전원전압 Vext 레벨 또는 접지전압 VSS 레벨로 출력한다. The buffering section 34 also includes an inverter IV5 and a NAND gate ND2. The NAND gate ND2 performs a NAND operation on the detection signal det and the internal power signal Vintd which is an output of the level shifter 10. Inverter IV5 inverts the output of NAND gate ND2 and outputs power-up signal pwrup at external power supply voltage Vext level or ground voltage VSS level.

이러한 구성을 갖는 도 4의 실시예에서 전압 감지부(31)와 버퍼링부(34)의 구성 이외의 나머지 구성과 그 동작 과정은 도 3과 동일하다. 다만, 전압 감지부(31)의 노드 (A)와 접지전압단 사이에 연결된 다이오드 타입의 NMOS트랜지스터 N7의 구성이 상이하다. In the embodiment of FIG. 4 having such a configuration, the rest of the configuration and the operation process except for the configuration of the voltage sensing unit 31 and the buffering unit 34 are the same as those of FIG. 3. However, the configuration of the diode-type NMOS transistor N7 connected between the node A of the voltage sensing unit 31 and the ground voltage terminal is different.

따라서, 외부 전원전압 Vext가 상승함에 따라 NMOS트랜지스터 N9의 게이트 전압인 노드 (A)의 전압 레벨도 함께 상승하게 된다. 이에 따라, 파워 업 신호 생성부(33)의 출력인 검출신호 det가 로우가 된다. Therefore, as the external power supply voltage Vext increases, the voltage level of the node A, which is the gate voltage of the NMOS transistor N9, also increases. As a result, the detection signal det that is the output of the power-up signal generator 33 goes low.

이후에, 외부 전원전압 Vext가 더 높게 상승할 경우 노드 (A)의 전압 레벨이 상승하여 NMOS트랜지스터 N7가 턴온된다. 이에 따라, NMOS트랜지스터 N9는 턴오프되거나 선형 영역에서 동작하게 되어 파워 업 신호 생성부(33)의 출력인 검출신호 det가 로우에서 하이로 천이하게 된다. Subsequently, when the external power supply voltage Vext rises higher, the voltage level of the node A rises and the NMOS transistor N7 is turned on. Accordingly, the NMOS transistor N9 is turned off or operated in the linear region such that the detection signal det, which is the output of the power-up signal generator 33, transitions from low to high.

따라서, 버퍼링부(34)의 낸드게이트 ND2는 하이로 입력되는 검출신호 det와 레벨 쉬프터(10)의 출력인 내부 전원신호 Vintd를 낸드연산하여, 외부 전원전압 Vext과 내부 전원전압 Vint이 모두 검출될 경우 파워 업 신호 pwrup를 하이로 활성화시키게 된다. Therefore, the NAND gate ND2 of the buffering unit 34 performs a NAND operation on the detection signal det input high and the internal power signal Vintd, which is the output of the level shifter 10, to detect both the external power supply voltage Vext and the internal power supply voltage Vint. This will activate the power-up signal pwrup high.

도 5는 본 발명에 따른 파워-업 신호 발생 회로의 또 다른 실시예이다. 5 is another embodiment of a power-up signal generation circuit according to the present invention.

본 발명의 파워-업 발생부(40)는 전압 감지부(41), 레벨 제어부(42), 파워 업 신호 생성부(43) 및 버퍼링부(44)를 구비한다. The power-up generator 40 of the present invention includes a voltage detector 41, a level controller 42, a power-up signal generator 43, and a buffer 44.

여기서, 전압 감지부(41)는 외부 전원전압단 Vext과 접지전압단 Vss 사이에 직렬 연결된 저항 R6과 BJT 다이오드 BD1를 구비한다. 그리고, 레벨 제어부(42)는 외부 전원전압단 Vext과 노드 (A) 사이에 연결되어, 소스단자와 게이트 단자가 노드 (A)에 공통 연결된 NMOS트랜지스터 N10를 구비한다. NMOS트랜지스터 N10는 벌크에 접지전압 VSS가 인가되어 역방향 다이오드 소자로 동작하게 된다. Here, the voltage detector 41 includes a resistor R6 and a BJT diode BD1 connected in series between the external power supply voltage terminal Vext and the ground voltage terminal Vss. The level controller 42 is connected between the external power supply voltage terminal Vext and the node A, and includes a NMOS transistor N10 having a source terminal and a gate terminal connected to the node A in common. The NMOS transistor N10 is operated as a reverse diode device by applying the ground voltage VSS to the bulk.

또한, 파워 업 신호 생성부(43)는 외부 전원전압단 Vext와 접지전압단 VSS 사이에 직렬 연결된 PMOS트랜지스터 P6과 NMOS트랜지스터 N11를 구비한다. 여기서, PMOS트랜지스터 P6는 게이트 단자를 통해 접지전압이 인가되어 항상 턴온 상태를 유지한다. 그리고, PMOS트랜지스터 P6의 소스 단자와 벌크에 외부 전원전압 Vext가 인가되고, 드레인 단자는 NMOS트랜지스터 N11의 드레인 단자와 연결된다. In addition, the power-up signal generator 43 includes a PMOS transistor P6 and an NMOS transistor N11 connected in series between an external power supply voltage terminal Vext and a ground voltage terminal VSS. Here, the PMOS transistor P6 is always turned on because the ground voltage is applied through the gate terminal. The external power supply voltage Vext is applied to the source terminal and the bulk of the PMOS transistor P6, and the drain terminal is connected to the drain terminal of the NMOS transistor N11.

NMOS트랜지스터 N11는 게이트 단자가 노드 (A)와 연결되고, 벌크에 접지전압 VSS가 인가된다. 그리고, PMOS트랜지스터 P6과 NMOS트랜지스터 N11의 공통 드레인 단자를 통해 검출신호 det가 출력된다.In the NMOS transistor N11, a gate terminal is connected to the node A, and a ground voltage VSS is applied to the bulk. The detection signal det is output through the common drain terminal of the PMOS transistor P6 and the NMOS transistor N11.

또한, 버퍼링부(44)는 인버터 IV6와 낸드게이트 ND3를 구비한다. 그리고, 낸드게이트 ND3는 검출신호 det와 레벨 쉬프터(10)의 출력인 내부 전원신호 Vintd를 낸드연산한다. 그리고, 인버터 IV6는 낸드게이트 ND3의 출력을 반전하여 파워 업 신호 pwrup를 외부 전원전압 Vext 레벨 또는 접지전압 VSS 레벨로 출력한다. The buffering section 44 also includes an inverter IV6 and a NAND gate ND3. The NAND gate ND3 performs a NAND operation on the detection signal det and the internal power signal Vintd which is an output of the level shifter 10. Inverter IV6 inverts the output of NAND gate ND3 and outputs power-up signal pwrup at external power supply voltage Vext level or ground voltage VSS level.

이러한 구성을 갖는 도 5의 실시예에서 전압 감지부(41)의 구성 이외의 나머지 구성은 도 4과 동일하므로 그 상세한 동작 과정의 설명은 생략하기로 한다. In the embodiment of FIG. 5 having such a configuration, the rest of the configuration other than the configuration of the voltage sensing unit 41 is the same as that of FIG. 4, and thus description of the detailed operation process will be omitted.

이상에서 설명한 바와 같이, 본 발명은 외부 전원과 내부 전원을 검출하여 파워 업 신호의 변화를 줄임으로써 디램이 안정된 동작을 수행하고 소자의 신뢰성을 향상시킬 수 있도록 하는 효과를 제공한다. As described above, the present invention provides an effect that the DRAM can perform a stable operation and improve the reliability of the device by detecting an external power supply and an internal power supply and reducing a change in the power-up signal.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다. In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

Claims (8)

내부 전원전압을 레벨 쉬프팅하여 외부 전원전압 레벨을 갖는 내부 전원신호를 생성하는 레벨 쉬프터; 및 A level shifter for level shifting the internal power supply voltage to generate an internal power supply signal having an external power supply voltage level; And 상기 외부 전원전압의 레벨을 검출하여, 상기 외부 전원전압의 전위가 일정한 전위 이상이 되고 상기 내부 전원신호가 활성화 될 경우 파워 업 신호를 활성화시키는 파워-업 발생부를 구비함을 특징으로 하는 파워-업 신호 발생 회로. And a power-up generator for detecting a level of the external power supply voltage and activating a power-up signal when the potential of the external power supply voltage becomes higher than a predetermined potential and the internal power supply signal is activated. Signal generating circuit. 제 1항에 있어서, 상기 파워-업 발생부는 The method of claim 1, wherein the power-up generating unit 상기 외부 전원전압의 전위가 일정한 전위 이상이 되는 것을 감지하는 전압 감지부;A voltage sensing unit for sensing that the potential of the external power supply voltage is greater than or equal to a predetermined potential; 상기 전압 감지부의 출력전압에 따라 상기 외부 전원전압을 선택적으로 공급하는 레벨 제어부;A level controller selectively supplying the external power voltage according to an output voltage of the voltage detector; 상기 레벨 제어부의 출력 전압 레벨이 일정 전압 이상일 경우 검출신호를 활성화시키는 파워 업 신호 생성부; 및 A power-up signal generator for activating a detection signal when the output voltage level of the level controller is higher than or equal to a predetermined voltage; And 상기 검출신호와 상기 내부 전원신호가 모두 활성화될 경우 상기 파워 업 신호를 일정 전위로 버퍼링하여 활성화시키는 버퍼링부를 구비함을 특징으로 하는 파워-업 신호 발생 회로. And a buffering unit configured to buffer and activate the power-up signal at a predetermined potential when both the detection signal and the internal power signal are activated. 제 2항에 있어서, 상기 전압 감지부는 The method of claim 2, wherein the voltage detector 상기 외부 전원전압 인가단과 접지전압단 사이에 직렬 연결된 복수개의 저항을 구비하고, 상기 복수개의 저항의 분할 전압에 따라 상기 파워 업 신호 생성부의 동작 시점을 제어하는 것을 특징으로 하는 파워-업 신호 발생 회로. And a plurality of resistors connected in series between the external power supply voltage supply terminal and the ground voltage terminal, and controlling an operation time of the power-up signal generator in accordance with divided voltages of the plurality of resistors. . 제 2항에 있어서, 상기 전압 감지부는 The method of claim 2, wherein the voltage detector 상기 외부 전원전압 인가단과 접지전압단 사이에 직렬 연결된 제 1저항 및 다이오드 소자를 구비하고, 상기 다이오드 소자의 문턱 전압에 따라 상기 파워 업 신호 생성부의 동작 시점을 제어하는 것을 특징으로 하는 파워-업 신호 발생 회로. And a first resistor and a diode device connected in series between the external power supply voltage supply terminal and the ground voltage terminal, and controlling an operation time of the power-up signal generator in accordance with a threshold voltage of the diode device. Generation circuit. 제 4항에 있어서, 상기 다이오드 소자는 NMOS 다이오드임을 특징으로 하는 파워-업 신호 발생 회로.5. The power-up signal generating circuit according to claim 4, wherein said diode element is an NMOS diode. 제 4항에 있어서, 상기 다이오드 소자는 BJT 다이오드임을 특징으로 하는 파워-업 신호 발생 회로.5. The power-up signal generating circuit according to claim 4, wherein said diode element is a BJT diode. 제 2항에 있어서, 상기 버퍼링부는 The method of claim 2, wherein the buffering unit 상기 검출신호와 상기 내부 전원신호를 낸드연산하는 낸드게이트; 및 A NAND gate NAND-operating the detection signal and the internal power signal; And 상기 낸드게이트의 출력을 반전하여 상기 파워 업 신호를 출력하는 제 1인버터를 구비함을 특징으로 하는 파워-업 신호 발생 회로. And a first inverter outputting the power up signal by inverting the output of the NAND gate. 제 7항에 있어서, 상기 버퍼링부는 상기 검출신호를 반전하여 상기 낸드게이트에 출력하는 제 2인버터를 더 구비함을 특징으로 하는 파워-업 신호 발생 회로. 8. The power-up signal generation circuit of claim 7, wherein the buffering unit further comprises a second inverter for inverting the detection signal and outputting the detected signal to the NAND gate.
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