KR100583611B1 - Circuit and method for power-on reset - Google Patents
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Abstract
주변온도의 변화에 둔감한 파워-온 리셋 회로 및 파워-온 리셋 방법이 개시된다. 파워-온 리셋 회로는 제 1 파워-온 리셋부, 제 2 파워-온 리셋부, 및 OR 게이트를 구비한다. 제 1 파워-온 리셋부는 제 1 온도에서는 전원전압의 제 1 레벨에서 천이하고, 제 1 온도보다 낮은 제 2 온도에서는 전원전압의 제 1 레벨보다 높은 전원전압의 제 2 레벨에서 천이하는 제 1 파워-온 리셋 신호를 발생시킨다. 제 2 파워-온 리셋부는 제 1 온도에서는 전원전압의 제 2 레벨 근처에서 천이하고, 제 2 온도에서는 전원전압의 제 1 레벨 근처에서 천이하는 제 2 파워-온 리셋 신호를 발생시킨다. OR 게이트는 제 1 파워-온 리셋 신호와 제 2 파워-온 리셋 신호에 대해 논리합 연산을 수행한다. 따라서, 파워-온 리셋 회로는 반도체 장치의 주변온도와 공정조건이 변화하더라도 파워-온 리셋 신호가 천이하는 전원전압의 변동을 작게 할 수 있다. Disclosed are a power-on reset circuit and a power-on reset method insensitive to changes in ambient temperature. The power-on reset circuit includes a first power-on reset section, a second power-on reset section, and an OR gate. The first power-on reset unit transitions at a first level of the power supply voltage at a first temperature, and transitions at a second level of the power supply voltage higher than a first level of the power supply voltage at a second temperature lower than the first temperature. Generates an on reset signal. The second power-on reset section generates a second power-on reset signal that transitions near the second level of the power supply voltage at the first temperature and transitions near the first level of the power supply voltage at the second temperature. The OR gate performs an OR operation on the first power-on reset signal and the second power-on reset signal. Therefore, the power-on reset circuit can reduce the fluctuation of the power supply voltage to which the power-on reset signal transitions even when the ambient temperature and the process condition of the semiconductor device change.
Description
도 1은 종래 기술에 따른 파워-온 리셋 회로의 일례를 나타내는 도면이다.1 is a view showing an example of a power-on reset circuit according to the prior art.
도 2는 고온과 저온에서 도 1에 도시된 종래의 파워-온 리셋 회로의 출력파형을 나타내는 그래프이다.FIG. 2 is a graph showing an output waveform of the conventional power-on reset circuit shown in FIG. 1 at high and low temperatures.
도 3은 본 발명의 제 1 실시예에 따른 파워-온 리셋 회로를 나타내는 회로도이다. 3 is a circuit diagram illustrating a power-on reset circuit according to a first embodiment of the present invention.
도 4는 도 3의 파워-온 리셋 회로 내에 있는 제 1 파워-온 리셋부의 일례를 나타내는 도면이다.4 is a diagram illustrating an example of a first power-on reset unit in the power-on reset circuit of FIG. 3.
도 5는 도 3의 파워-온 리셋 회로 내에 있는 제 2 파워-온 리셋부의 일례를 나타내는 도면이다.FIG. 5 is a diagram illustrating an example of a second power-on reset unit in the power-on reset circuit of FIG. 3.
도 6a는 도 4에 도시된 제 1 파워-온 리셋부의 출력파형을 나타내는 도면이다.FIG. 6A illustrates an output waveform of the first power-on reset unit illustrated in FIG. 4.
도 6b는 도 5에 도시된 제 2 파워-온 리셋부의 출력파형을 나타내는 도면이다.FIG. 6B is a diagram illustrating an output waveform of the second power-on reset unit illustrated in FIG. 5.
도 6c는 도 3에 도시된 파워-온 리셋회로의 출력파형을 나타내는 도면이다.FIG. 6C is a diagram illustrating an output waveform of the power-on reset circuit shown in FIG. 3.
도 7은 본 발명의 제 2 실시예에 따른 파워-온 리셋 회로를 나타내는 회로도 이다. 7 is a circuit diagram illustrating a power-on reset circuit according to a second embodiment of the present invention.
도 8a는 도 7에 도시된 파워-온 리셋회로 내에 있는 제 1 파워-온 리셋부의 출력파형을 나타내는 도면이다.FIG. 8A is a diagram illustrating an output waveform of a first power-on reset unit in the power-on reset circuit shown in FIG. 7.
도 8b는 도 7에 도시된 파워-온 리셋회로 내에 있는 제 2 파워-온 리셋부의 출력파형을 나타내는 도면이다.FIG. 8B is a diagram illustrating an output waveform of a second power-on reset unit in the power-on reset circuit shown in FIG. 7.
도 8c는 도 7에 도시된 파워-온 리셋회로의 출력파형을 나타내는 도면이다.FIG. 8C is a diagram illustrating an output waveform of the power-on reset circuit shown in FIG. 7.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
100 : 제 1 파워-온 리셋부100: first power-on reset unit
110, 210 : 전압 분배기110, 210: Voltage divider
120, 220 : 제 1 증폭기120, 220: first amplifier
130, 230 : 제 2 증폭기130, 230: second amplifier
140, 240 : 버퍼140, 240: buffer
200 : 제 2 파워-온 리셋부200: second power-on reset unit
본 발명은 파워-온 리셋 회로 및 파워-온 리셋 방법에 관한 것으로, 특히 주변온도에 둔감한 파워-온 리셋 회로 및 파워-온 리셋 방법에 관한 것이다.The present invention relates to a power-on reset circuit and a power-on reset method, and more particularly, to a power-on reset circuit and a power-on reset method insensitive to ambient temperature.
일반적으로, CMOS(Complementary Metal Oxide Semiconductor) 반도체 장치는 파워-온 리셋(power-on reset) 회로를 구비한다. 파워-온 리셋 회로는 반도체 장치 의 내부에 공급되는 전원전압이 안정화된 후에 반도체 장치 내에 있는 래치회로, 플립플롭 등의 회로들을 활성화시키는 기능을 갖는다. 파워-온 리셋 회로는 파워-온 된 후 반도체 장치의 내부에 공급되는 전원전압이 미리 설정된 값에 도달하면, "하이" 레벨로 천이하는 파워-온 리셋 신호를 발생시킨다.In general, a complementary metal oxide semiconductor (CMOS) semiconductor device includes a power-on reset circuit. The power-on reset circuit has a function of activating circuits such as a latch circuit, a flip-flop, and the like in the semiconductor device after the power supply voltage supplied to the inside of the semiconductor device is stabilized. The power-on reset circuit generates a power-on reset signal that transitions to a "high" level when the power supply voltage supplied to the inside of the semiconductor device reaches a preset value after power-on.
최근, 저 전원전압을 사용하여 동작하는 전자장치들이 개발됨에 따라, 저 전원전압에서 동작하는 반도체 장치를 위한 파워-온 리셋 회로의 설계가 중요한 문제로 떠오르고 있다.Recently, with the development of electronic devices operating using a low power supply voltage, the design of a power-on reset circuit for a semiconductor device operating at a low power supply voltage has emerged as an important problem.
도 1은 종래 기술에 따른 파워-온 리셋 회로의 일례를 나타내는 도면이고, 도 2는 고온과 저온에서 도 1에 도시된 종래의 파워-온 리셋 회로의 출력파형을 나타내는 그래프이다. 도 1의 파워-온 리셋 회로는 본 발명의 출원인에 의해 출원된 한국공개특허 제2004-0031861호에 개시되어 있다. 도 1을 참조하면, 파워-온 리셋 회로는 전압 분배기(10), 제 1 증폭기(20), 및 제 2 증폭기(30)를 구비한다.1 is a view showing an example of a power-on reset circuit according to the prior art, Figure 2 is a graph showing the output waveform of the conventional power-on reset circuit shown in Figure 1 at high and low temperatures. The power-on reset circuit of FIG. 1 is disclosed in Korean Patent Laid-Open No. 2004-0031861 filed by the applicant of the present invention. Referring to FIG. 1, a power-on reset circuit includes a
저항들(R1, R2)로 구성된 전압 분배기(10)는 파워-온 리셋 신호(POR)가 천이하는 전원전압(VDD)의 값을 조절한다. 전압 분배기(10)에 의해 분압된 전압은 제 1 증폭기(20)에 의해 증폭되고 반전된다. 제 1 증폭기(20)의 출력전압(AOUT)은 제 2 증폭기(30)에 의해 증폭되고 반전되어, 파워-온 리셋 신호(POR)로서 출력된다.The
그런데, 반도체 장치의 주변온도가 낮을 때와 높을 때, 파워-온 리셋 신호(POR)가 천이하는 전원전압(VDD)의 값이 달라질 수 있다. 도 2를 참조하면, 주변온도가 높을 때 파워-온 리셋 신호(PORH)가 천이하는 전원전압(VDD)은 주변온도가 낮을 때 파워-온 리셋 신호(PORL)가 천이하는 전원전압(VDD)보다 낮을 수 있다. 도 2 에 도시된 그래프와는 달리, 주변온도가 높을 때 파워-온 리셋 신호가 천이하는 전원전압이 주변온도가 낮을 때 파워-온 리셋 신호가 천이하는 전원전압의 값보다 높을 수도 있다. However, when the ambient temperature of the semiconductor device is low and high, the value of the power supply voltage VDD to which the power-on reset signal POR transitions may vary. Referring to FIG. 2, the power supply voltage VDD to which the power-on reset signal PORH transitions when the ambient temperature is high is higher than the power supply voltage VDD to which the power-on reset signal PORL transitions when the ambient temperature is low. Can be low. Unlike the graph shown in FIG. 2, the power supply voltage transitioned by the power-on reset signal when the ambient temperature is high may be higher than the power supply voltage transitioned by the power-on reset signal when the ambient temperature is low.
따라서, 반도체 장치의 주변온도가 변화하더라도 파워-온 리셋 신호가 천이하는 전원전압의 값의 변동이 적은 파워-온 리셋 회로가 요구된다. 특히, 저 전원전압에서 동작하는 반도체 장치에서는 동작전압의 마진이 그리 크지 않으므로 주변온도의 변화에 둔감한 파워-온 리셋 회로의 설계는 필수적이다.Therefore, there is a need for a power-on reset circuit having a small variation in the value of the power supply voltage to which the power-on reset signal transitions even when the ambient temperature of the semiconductor device changes. In particular, in semiconductor devices operating at a low power supply voltage, the margin of the operating voltage is not so great, so it is necessary to design a power-on reset circuit insensitive to changes in ambient temperature.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 반도체 장치의 주변온도가 변화하더라도 파워-온 리셋 신호가 천이하는 전원전압의 값의 변동을 작게 할 수 있는 파워-온 리셋 회로를 제공하는 것이다. An object of the present invention for solving the above problems is to provide a power-on reset circuit that can reduce the variation in the value of the power supply voltage transitioned by the power-on reset signal even if the ambient temperature of the semiconductor device changes.
본 발명의 다른 목적은 반도체 장치의 주변온도가 변화하더라도 파워-온 리셋 신호가 천이하는 전원전압의 값의 변동을 작게 할 수 있는 파워-온 리셋 방법을 제공하는 것이다. Another object of the present invention is to provide a power-on reset method capable of reducing the variation in the value of the power supply voltage to which the power-on reset signal transitions even when the ambient temperature of the semiconductor device changes.
상기 목적을 달성하기 위하여 본 발명의 제 1 실시형태에 따른 파워-온 리셋 회로는 제 1 파워-온 리셋부, 제 2 파워-온 리셋부, 및 OR 게이트를 구비한다.In order to achieve the above object, the power-on reset circuit according to the first embodiment of the present invention includes a first power-on reset unit, a second power-on reset unit, and an OR gate.
제 1 파워-온 리셋부는 제 1 온도에서는 전원전압의 제 1 레벨에서 천이하고, 상기 제 1 온도보다 낮은 제 2 온도에서는 상기 전원전압의 상기 제 1 레벨보다 높은 상기 전원전압의 제 2 레벨에서 천이하는 제 1 파워-온 리셋 신호를 발생 시킨다.The first power-on reset unit transitions at a first level of the power supply voltage at a first temperature, and transitions at a second level of the power supply voltage higher than the first level of the power supply voltage at a second temperature lower than the first temperature. Generates a first power-on reset signal.
제 2 파워-온 리셋부는 제 1 온도에서는 상기 전원전압의 상기 제 2 레벨 근처에서 천이하고, 상기 제 2 온도에서는 상기 전원전압의 상기 제 1 레벨 근처에서 천이하는 제 2 파워-온 리셋 신호를 발생시킨다.The second power-on reset unit generates a second power-on reset signal that transitions near the second level of the power supply voltage at a first temperature and transitions near the first level of the power supply voltage at the second temperature. Let's do it.
OR 게이트는 상기 제 1 파워-온 리셋 신호와 상기 제 2 파워-온 리셋 신호에 대해 논리합 연산을 수행하고 제 3 파워-온 리셋 신호를 발생시킨다.The OR gate performs an OR operation on the first power-on reset signal and the second power-on reset signal and generates a third power-on reset signal.
본 발명의 제 1 실시형태에 따른 파워-온 리셋 회로는 상기 제 1 온도에서 상기 제 1 파워-온 리셋 신호가 천이하는 시점이 상기 제 2 온도에서 상기 제 2 파워-온 리셋 신호가 천이하는 시점과 실질적으로 동일하도록 설계될 수 있다.In the power-on reset circuit according to the first embodiment of the present invention, a time point at which the first power-on reset signal transitions at the first temperature is a time point at which the second power-on reset signal transitions at the second temperature. It may be designed to be substantially the same as.
본 발명의 제 1 실시형태에 따른 파워-온 리셋 회로에서 제 3 파워-온 리셋 신호는 상기 제 1 온도에서나 상기 제 2 온도에서나 거의 동일한 시점에 활성화될 수 있다. In the power-on reset circuit according to the first embodiment of the present invention, the third power-on reset signal can be activated at about the same time at the first temperature or at the second temperature.
본 발명의 제 1 실시형태에 따른 파워-온 리셋 회로는 상기 제 1 온도에서는 상기 제 1 파워-온 리셋 신호가 천이할 때 상기 제 3 파워-온 리셋 신호가 천이하고, 상기 제 2 온도에서는 상기 제 2 파워-온 리셋 신호가 천이할 때 상기 제 3 파워-온 리셋 신호가 천이할 수 있다. In the power-on reset circuit according to the first embodiment of the present invention, when the first power-on reset signal transitions at the first temperature, the third power-on reset signal transitions, and at the second temperature, The third power-on reset signal may transition when the second power-on reset signal transitions.
본 발명의 제 2 실시형태에 따른 파워-온 리셋 회로는 제 1 파워-온 리셋부, 제 2 파워-온 리셋부, 및 AND 게이트를 구비한다.The power-on reset circuit according to the second embodiment of the present invention includes a first power-on reset section, a second power-on reset section, and an AND gate.
제 1 파워-온 리셋부는 제 1 온도에서는 전원전압의 제 1 레벨에서 천이하고, 상기 제 1 온도보다 낮은 제 2 온도에서는 상기 전원전압의 상기 제 1 레벨보 다 높은 상기 전원전압의 제 2 레벨에서 천이하는 제 1 파워-온 리셋 신호를 발생시킨다.The first power-on reset unit transitions at a first level of the power supply voltage at a first temperature, and at a second level of the power supply voltage higher than the first level of the power supply voltage at a second temperature lower than the first temperature. Transitioning generates a first power-on reset signal.
제 2 파워-온 리셋부는 제 1 온도에서는 상기 전원전압의 상기 제 2 레벨 근처에서 천이하고, 상기 제 2 온도에서는 상기 전원전압의 상기 제 1 레벨 근처에서 천이하는 제 2 파워-온 리셋 신호를 발생시킨다.The second power-on reset unit generates a second power-on reset signal that transitions near the second level of the power supply voltage at a first temperature and transitions near the first level of the power supply voltage at the second temperature. Let's do it.
AND 게이트는 상기 제 1 파워-온 리셋 신호와 상기 제 2 파워-온 리셋 신호에 대해 논리곱 연산을 수행하고 제 3 파워-온 리셋 신호를 발생시킨다.The AND gate performs an AND operation on the first power-on reset signal and the second power-on reset signal and generates a third power-on reset signal.
본 발명의 제 2 실시형태에 따른 파워-온 리셋 회로는 상기 제 2 온도에서 상기 제 1 파워-온 리셋 신호가 천이하는 시점이 상기 제 1 온도에서 상기 제 2 파워-온 리셋 신호가 천이하는 시점과 실질적으로 동일하도록 설계될 수 있다.In the power-on reset circuit according to the second embodiment of the present invention, a time point at which the first power-on reset signal transitions at the second temperature is a time point at which the second power-on reset signal transitions at the first temperature. It may be designed to be substantially the same as.
본 발명의 제 2 실시형태에 따른 파워-온 리셋 회로에서 상기 제 3 파워-온 리셋 신호는 상기 제 1 온도에서나 상기 제 2 온도에서나 거의 동일한 시점에 활성화될 수 있다.In the power-on reset circuit according to the second embodiment of the present invention, the third power-on reset signal can be activated at the same time at the first temperature or at the second temperature.
본 발명의 제 2 실시형태에 따른 파워-온 리셋 회로는 상기 제 2 온도에서는 상기 제 1 파워-온 리셋 신호가 천이할 때 상기 제 3 파워-온 리셋 신호가 천이하고, 상기 제 1 온도에서는 상기 제 2 파워-온 리셋 신호가 천이할 때 상기 제 3 파워-온 리셋 신호가 천이할 수 있다. In the power-on reset circuit according to the second embodiment of the present invention, when the first power-on reset signal transitions at the second temperature, the third power-on reset signal transitions, and at the first temperature The third power-on reset signal may transition when the second power-on reset signal transitions.
본 발명의 제 1 실시형태에 따른 파워-온 리셋 방법은 제 1 온도에서는 전원전압의 제 1 레벨에서 천이하고, 상기 제 1 온도보다 낮은 제 2 온도에서는 상기 전원전압의 상기 제 1 레벨보다 높은 상기 전원전압의 제 2 레벨에서 천이하는 제 1 파워-온 리셋 신호를 발생시키는 단계; 제 1 온도에서는 상기 전원전압의 상기 제 2 레벨 근처에서 천이하고, 상기 제 2 온도에서는 상기 전원전압의 상기 제 1 레벨 근처에서 천이하는 제 2 파워-온 리셋 신호를 발생시키는 단계; 및 상기 제 1 파워-온 리셋 신호와 상기 제 2 파워-온 리셋 신호에 대해 논리합 연산을 수행하고 제 3 파워-온 리셋 신호를 발생시키는 단계를 구비한다.The power-on reset method according to the first embodiment of the present invention transitions at a first level of a power supply voltage at a first temperature and is higher than the first level of the power supply voltage at a second temperature lower than the first temperature. Generating a first power-on reset signal that transitions at a second level of the power supply voltage; Generating a second power-on reset signal that transitions near the second level of the power supply voltage at a first temperature and transitions near the first level of the power supply voltage at the second temperature; And performing an OR operation on the first power-on reset signal and the second power-on reset signal and generating a third power-on reset signal.
본 발명의 제 1 실시형태에 따른 파워-온 리셋 방법은 상기 제 1 온도에서 상기 제 1 파워-온 리셋 신호가 천이하는 시점이 상기 제 2 온도에서 상기 제 2 파워-온 리셋 신호가 천이하는 시점과 실질적으로 동일할 수 있다.In the power-on reset method according to the first embodiment of the present invention, a time point at which the first power-on reset signal transitions at the first temperature is a time point at which the second power-on reset signal transitions at the second temperature. And may be substantially the same as
본 발명의 제 1 실시형태에 따른 파워-온 리셋 방법에서 상기 제 3 파워-온 리셋 신호는 상기 제 1 온도에서나 상기 제 2 온도에서나 거의 동일한 시점에 활성화될 수 있다.In the power-on reset method according to the first embodiment of the present invention, the third power-on reset signal can be activated at about the same time at the first temperature or at the second temperature.
본 발명의 제 1 실시형태에 따른 파워-온 리셋 방법은 상기 제 1 온도에서는 상기 제 1 파워-온 리셋 신호가 천이할 때 상기 제 3 파워-온 리셋 신호가 천이하고, 상기 제 2 온도에서는 상기 제 2 파워-온 리셋 신호가 천이할 때 상기 제 3 파워-온 리셋 신호가 천이할 수 있다.In the power-on reset method according to the first embodiment of the present invention, the third power-on reset signal transitions when the first power-on reset signal transitions at the first temperature, and at the second temperature. The third power-on reset signal may transition when the second power-on reset signal transitions.
본 발명의 제 2 실시형태에 따른 파워-온 리셋 방법은 제 1 온도에서는 전원전압의 제 1 레벨에서 천이하고, 상기 제 1 온도보다 낮은 제 2 온도에서는 상기 전원전압의 상기 제 1 레벨보다 높은 상기 전원전압의 제 2 레벨에서 천이하는 제 1 파워-온 리셋 신호를 발생시키는 단계; 제 1 온도에서는 상기 전원전압의 상기 제 2 레벨 근처에서 천이하고, 상기 제 2 온도에서는 상기 전원전압의 상기 제 1 레벨 근처에서 천이하는 제 2 파워-온 리셋 신호를 발생시키는 단계; 및 상기 제 1 파워-온 리셋 신호와 상기 제 2 파워-온 리셋 신호에 대해 논리곱 연산을 수행하고 제 3 파워-온 리셋 신호를 발생시키는 단계를 구비한다.The power-on reset method according to the second embodiment of the present invention transitions at a first level of a power supply voltage at a first temperature and is higher than the first level of the power supply voltage at a second temperature lower than the first temperature. Generating a first power-on reset signal that transitions at a second level of the power supply voltage; Generating a second power-on reset signal that transitions near the second level of the power supply voltage at a first temperature and transitions near the first level of the power supply voltage at the second temperature; And performing an AND operation on the first power-on reset signal and the second power-on reset signal and generating a third power-on reset signal.
본 발명의 제 2 실시형태에 따른 파워-온 리셋 방법은 상기 제 2 온도에서 상기 제 1 파워-온 리셋 신호가 천이하는 시점이 상기 제 1 온도에서 상기 제 2 파워-온 리셋 신호가 천이하는 시점과 실질적으로 동일할 수 있다.In the power-on reset method according to the second embodiment of the present invention, a time point at which the first power-on reset signal transitions at the second temperature is a time point at which the second power-on reset signal transitions at the first temperature. And may be substantially the same as
본 발명의 제 2 실시형태에 따른 파워-온 리셋 방법에서 상기 제 3 파워-온 리셋 신호는 상기 제 1 온도에서나 상기 제 2 온도에서나 거의 동일한 시점에 활성화될 수 있다.In the power-on reset method according to the second embodiment of the present invention, the third power-on reset signal can be activated at about the same time as at the first temperature or at the second temperature.
본 발명의 제 2 실시형태에 따른 파워-온 리셋 방법은 상기 제 2 온도에서는 상기 제 1 파워-온 리셋 신호가 천이할 때 상기 제 3 파워-온 리셋 신호가 천이하고, 상기 제 1 온도에서는 상기 제 2 파워-온 리셋 신호가 천이할 때 상기 제 3 파워-온 리셋 신호가 천이할 수 있다. In the power-on reset method according to the second embodiment of the present invention, when the first power-on reset signal transitions at the second temperature, the third power-on reset signal transitions, and at the first temperature The third power-on reset signal may transition when the second power-on reset signal transitions.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.
도 3은 본 발명의 제 1 실시예에 따른 파워-온 리셋 회로를 나타내는 회로도이다. 도 3을 참조하면, 파워-온 리셋 회로는 제 1 파워-온 리셋부(100), 제 2 파워-온 리셋부(200), NOR 게이트(300), 및 인버터(350)를 구비한다.3 is a circuit diagram illustrating a power-on reset circuit according to a first embodiment of the present invention. Referring to FIG. 3, the power-on reset circuit includes a first power-on
제 1 파워-온 리셋부(100)는 제 1 온도에서는 전원전압의 제 1 레벨에서 천이하고, 제 1 온도보다 낮은 제 2 온도에서는 전원전압의 제 1 레벨보다 높은 전원전압의 제 2 레벨에서 천이하는 제 1 파워-온 리셋 신호(VCCH1)를 발생시킨다. 여 기서 제 1 온도는 고온, 예를 들면 100℃이고, 제 2 온도는 저온, 예를 들면 -5℃일 수 있다. 제 2 파워-온 리셋부(200)는 제 1 온도에서는 전원전압의 제 2 레벨 근처에서 천이하고, 제 2 온도에서는 전원전압의 제 1 레벨 근처에서 천이하는 제 2 파워-온 리셋 신호(VCCH2)를 발생시킨다. NOR 게이트(300)는 제 1 파워-온 리셋 신호(VCCH1)와 상기 제 2 파워-온 리셋 신호(VCCH2)에 대해 비논리합 연산을 수행한다. 인버터(350)는 NOR 게이트(300)의 출력신호를 반전시킨다.The first power-on
파워-온 리셋 회로는 상기 전원전압이 파워 온 된 후 제 1 온도에서 제 1 파워-온 리셋 신호(VCCH1)가 천이하는 데 걸리는 시간과 제 2 온도에서 제 2 파워-온 리셋 신호(VCCH2)가 천이하는 데 걸리는 시간이 실질적으로 동일하다.The power-on reset circuit includes a time taken for the first power-on reset signal VCCH1 to transition at a first temperature after the power supply voltage is powered on and a second power-on reset signal VCCH2 at a second temperature. The time it takes to transition is substantially the same.
도 4는 도 3의 파워-온 리셋 회로 내에 있는 제 1 파워-온 리셋부(100)의 일례를 나타낸다. 도 4를 참조하면, 제 1 파워-온 리셋부(100)는 전압 분배기(110), 제 1 증폭기(120), 제 2 증폭기(130), 버퍼(140), 및 인버터(150)를 구비한다.4 illustrates an example of the first power-on
전압 분배기(110)는 전원전압을 분압하여 제 1 노드(N1)에 출력한다. 제 1 증폭기(120)는 제 1 노드(N1)의 전압신호를 증폭하고 제 2 노드(N2)로 출력한다. 제 2 증폭기(120)는 제 2 노드(N2)의 전압신호를 증폭하고 제 3 노드로 출력한다. 버퍼(140)는 제 3 노드(N3)의 전압신호를 반전시키고 전류구동능력을 증가시킨다. 인버터(150)는 버퍼(140)의 출력신호를 반전시키고 제 1 파워-온 리셋 신호(VCCH1)를 출력한다.The
전압 분배기(110)는 제 1 저항(R4), 제 2 저항(R5), 제 3 저항(R6), 및 NMOS 트랜지스터(MN5)를 구비한다. 제 1 저항(R4)은 전원전압(VDD)과 제 1 노드(N1) 사 이에 연결되어 있다. 제 2 저항(R5)은 제 1 노드(N1)와 접지전압(GND) 사이에 연결되어 있다. 제 3 저항(R6)은 제 2 저항(R5)과 접지전압(GND) 사이에 연결되어 있다. NMOS 트랜지스터(MN5)는 제 3 저항(R6) 양단에 연결되고 버퍼(140)의 출력신호에 의해 제어된다.The
제 1 증폭기(120)는 NMOS 트랜지스터(MN3), 저항(R7), 저항(R8), 및 PMOS 트랜지스터(MP2)를 구비한다. The
NMOS 트랜지스터(MN3)는 제 1 노드(N1)에 연결된 게이트와 접지전압(GND)에 연결된 소스와 제 2 노드(N2)에 연결된 드레인을 갖는다. 저항(R7)은 NMOS 트랜지스터(MN3)의 드레인에 연결된 제 1 단을 갖고, 저항(R8)은 전원전압(VDD)과 저항(R7)의 제 2 단에 연결되어 있다. PMOS 트랜지스터(MP2)는 저항(R8)의 양단에 연결되어 있고 인버터(150)의 출력신호에 의해 제어된다. The NMOS transistor MN3 has a gate connected to the first node N1, a source connected to the ground voltage GND, and a drain connected to the second node N2. The resistor R7 has a first terminal connected to the drain of the NMOS transistor MN3, and the resistor R8 is connected to the power supply voltage VDD and the second terminal of the resistor R7. The PMOS transistor MP2 is connected across the resistor R8 and controlled by the output signal of the
제 2 증폭기(130)는 PMOS 트랜지스터(MP3), NMOS 트랜지스터(MN4), 저항(R9), 및 NMOS 트랜지스터(MN6)를 구비한다. The
PMOS 트랜지스터(MP3)는 전원전압(VDD)에 연결된 소스와 제 3 노드(N3)에 연결된 드레인과 제 2 노드(N2)에 연결된 게이트를 갖는다. NMOS 트랜지스터(MN4)는 제 3 노드(N3)에 연결된 드레인과 제 2 노드(N2)에 연결된 게이트를 갖는다. 저항(R9)은 NMOS 트랜지스터(MN4)의 소스와 접지전압(GND) 사이에 연결되어 있다. NMOS 트랜지스터(MN6)는 저항(R9)의 양단에 연결되어 있고 버퍼(140)의 출력신호에 의해 제어된다.The PMOS transistor MP3 has a source connected to the power supply voltage VDD, a drain connected to the third node N3, and a gate connected to the second node N2. The NMOS transistor MN4 has a drain connected to the third node N3 and a gate connected to the second node N2. The resistor R9 is connected between the source of the NMOS transistor MN4 and the ground voltage GND. The NMOS transistor MN6 is connected across the resistor R9 and controlled by the output signal of the
버퍼(140)는 홀수 개의 인버터들(141, 142, 143)로 구성된다.The
이하, 도 4에 도시된 제 1 파워-온 리셋부(100)의 동작을 설명한다.Hereinafter, the operation of the first power-on
처음에 전원전압(VDD)이 0V로부터 증가하기 시작하면, 저항들(R7, R8)을 통해 노드(N2)의 전압이 증가한다. 노드(N2)의 전압에 의해 NMOS 트랜지스터(MN4)가 턴온되면 노드(N3)는 로직 "로우"가 되고, 버퍼(140)의 출력신호는 로직 "하이"가 된다. 그리고, 인버터(150)의 출력신호인 제 1 파워-온 리셋 신호(VCCH1)는 로직 "로우"가 된다. 전원전압(VDD)이 더 증가하여 노드(N1)의 전압에 의해 NMOS 트랜지스터(MN3)가 턴온되면 노드(N2)는 로직 "로우"가 된다. 노드(N2)의 전압에 의해 PMOS 트랜지스터(MP3)가 턴온되면 노드(N3)는 로직 "하이"가 되고, 버퍼(140)의 출력신호는 로직 "로우"가 된다. 그리고, 인버터(150)의 출력신호인 제 1 파워-온 리셋 신호(VCCH1)는 로직 "하이"가 된다. 제 1 파워-온 리셋 신호(VCCH1)는 로직 "하이"가 되면, 반도체 집적회로 내에 있는 래치회로, 플립플롭 등의 회로들이 활성화된다. 전원전압(VDD)은 VDD = V(N1) ×(R4+R5+R6)/(R5+R6)의 식과 같이 표현되므로, 제 1 파워-온 리셋 신호(VCCH1)가 로직 "하이"로 천이하는 전원전압의 값은 저항들(R4, R5, R6)의 값에 의해 대부분 결정된다.When the power supply voltage VDD starts to increase from 0V at first, the voltage of the node N2 increases through the resistors R7 and R8. When the NMOS transistor MN4 is turned on by the voltage of the node N2, the node N3 becomes logic "low", and the output signal of the
NMOS 트랜지스터들(NM5, MN6)과 PMOS 트랜지스터(MP2)는 제 1 파워-온 리셋부(100)의 출력신호가 히스테리시스를 가질 수 있도록 하는 기능을 한다. 버퍼(140)의 출력신호, 즉 제 1 파워-온 리셋 신호(VCCH1)의 반전된 신호를 NMOS 트랜지스터들(MN5, MN6)의 게이트에 피드백시키고, 제 1 파워-온 리셋 신호(VCCH1)를 PMOS 트랜지스터(MP2)에 피드백시킴으로써 히스테리시스 특성이 발생하는 것이다. 따라서, 제 1 파워-온 리셋 신호(VCCH1)가 천이하는 전원전압의 값이 파워-온 때보 다 낮아지게 되어, 전원전압(VDD)에 파워-딥(power dip) 등이 발생하더라도 제 1 파워-온 리셋 신호(VCCH1)의 잘못된 변동을 방지할 수 있다.The NMOS transistors NM5 and MN6 and the PMOS transistor MP2 function to allow the output signal of the first power-on
온도변화에 따른 제 1 파워-온 리셋부(100)의 동작특성은 주로 제 1 증폭기(120)와 전압 분배기(110)에 의해 결정된다. 따라서, NMOS 트랜지스터(MN3)의 사이즈(width/length: W/L)와 저항들(R4, R5, R6, R7, R8)의 값을 적절히 조정하여 고온과 저온에서 특성이 다른 제 1 파워-온 리셋 신호(VCCH1)를 얻을 수 있다. Operation characteristics of the first power-on
도 5는 도 3의 파워-온 리셋 회로 내에 있는 제 2 파워-온 리셋부(200)의 일례를 나타내고, 회로 구성은 도 4에 도시된 제 1 파워-온 리셋부(100)의 그것과 동일하다. 다만, 도 4에 도시된 제 1 파워-온 리셋부(100)와 반대되는 온도특성을 갖게 하기 위해, 도 5에 도시된 제 2 파워-온 리셋부(200) 내에 있는 각 소자들의 값은 제 1 파워-온 리셋부(100) 내에 있는 대응하는 소자들의 값과 다르게 설계된다. 특히, 전압 분배기(210) 내에 있는 소자들의 값과 제 1 증폭기(220) 내에 있는 소자들의 값은 회로의 온도특성에 크게 영향을 미친다. 따라서, 이들 소자의 값들을 조정하여 제 1 파워-온 리셋부(100)와 반대되는 온도특성을 갖는 제 2 파워-온 리셋부(200)를 설계할 수 있다.FIG. 5 shows an example of the second power-on
도 5를 참조하면, 제 2 파워-온 리셋부(200)는 전압 분배기(210), 제 1 증폭기(220), 제 2 증폭기(230), 버퍼(240), 및 인버터(250)를 구비한다.Referring to FIG. 5, the second power-on
전압 분배기(210)는 전원전압을 분압하여 제 1 노드(N1)에 출력한다. 제 1 증폭기(220)는 제 1 노드(N1)의 전압신호를 증폭하고 제 2 노드(N2)로 출력한다. 제 2 증폭기(220)는 제 2 노드(N2)의 전압신호를 증폭하고 제 3 노드(N3)로 출력한 다. 버퍼(240)는 제 3 노드(N3)의 전압신호를 반전시키고 전류구동능력을 증가시킨다. 인버터(250)는 버퍼(240)의 출력신호를 반전시키고 제 2 파워-온 리셋 신호(VCCH2)를 출력한다.The
도 5에 도시된 제 2 파워-온 리셋부(200)의 동작은 도 4에 도시된 제 1 파워-온 리셋부(200)의 동작과 거의 동일하므로 여기서 그 설명을 생략한다.Since the operation of the second power-on
도 6a는 도 4에 도시된 제 1 파워-온 리셋부의 출력파형을 나타내고, 도 6b는 도 5에 도시된 제 2 파워-온 리셋부의 출력파형을 나타낸다. 도 6c는 도 3의 파워-온 리셋회로에서 고온(HOT TEMP)에서 제 1 파워-온 리셋 신호(VCCH1)가 천이하는 시점이 저온(COLD TEMP)에서 제 2 파워-온 리셋 신호(VCCH2)가 천이하는 시점과 실질적으로 동일하도록 설계했을 때, 파워-온 리셋회로의 출력파형을 나타내는 도면이다.FIG. 6A illustrates an output waveform of the first power-on reset unit illustrated in FIG. 4, and FIG. 6B illustrates an output waveform of the second power-on reset unit illustrated in FIG. 5. FIG. 6C illustrates a time when the first power-on reset signal VCCH1 transitions from the high temperature HOT TEMP in the power-on reset circuit of FIG. 3 at the low temperature COLD TEMP. A diagram showing an output waveform of a power-on reset circuit when designed to be substantially the same as the time of transition.
이하, 도 3 내지 도 6c를 참조하여, 본 발명의 제 1 실시예에 따른 파워-온 리셋 회로의 동작을 설명한다. 3 to 6C, the operation of the power-on reset circuit according to the first embodiment of the present invention will be described.
도 6a 내지 도 6c에 있는 그래프는 다음의 조건에서 시뮬레이션한 결과를 나타내는 파형도들이다. 6A to 6C are waveform diagrams showing simulation results under the following conditions.
<시뮬레이션 조건><Simulation condition>
1) 고온(HOT TEMP) = 100℃, 저온(COLD TEMP) = -5℃ 1) High temperature (HOT TEMP) = 100 ℃, Low temperature (COLD TEMP) = -5 ℃
1) 도 4의 제 1 파워-온 리셋부1) First power-on reset unit of FIG.
MN3의 W/L= 2/1, R4 = 165 ㏀, R5 = 200 ㏀, R7 = 300 ㏀ W / L = 2/1 of MN3, R4 = 165 ㏀, R5 = 200 ㏀, R7 = 300 ㏀
R6 = R8 = 0 Ω(short), MN5와 MP2는 회로에 연결시키지 않음. R6 = R8 = 0 Ω (short), MN5 and MP2 are not connected to the circuit.
2) 도 5의 제 2 파워-온 리셋부2) second power-on reset unit of FIG.
MN13의 W/L= 2/6, R14 = 40 ㏀, R15 = 800 ㏀, R17 = 100 ㏀ W / L = 2/6 of MN13, R14 = 40 μs, R15 = 800 μs, R17 = 100 μs
R16 = R18 = 0 Ω(short), MN15와 MP12는 회로에 연결시키지 않음. R16 = R18 = 0 Ω (short), MN15 and MP12 are not connected to the circuit.
도 6a를 참조하면, 고온(HOT TEMP), 즉 100℃에서 제 1 파워-온 리셋 신호(VCCH1)가 천이하는 전원전압(VDD)은 저온(COLD TEMP), 즉 -5℃에서 제 1 파워-온 리셋 신호(VCCH1)가 천이하는 전원전압(VDD)보다 낮다. 또한, 제 1 파워-온 리셋 신호(VCCH1)는 저온(COLD TEMP)에서보다 고온(HOT TEMP)에서 더 빨리 천이하고 있음을 알 수 있다. 도 6a의 예에서, 고온(HOT TEMP)에서 제 1 파워-온 리셋 신호(VCCH1)가 천이하는 전원전압(VDD)은 0.668V이고, 저온(COLD TEMP)에서 제 1 파워-온 리셋 신호(VCCH1)가 천이하는 전원전압(VDD)은 0.720V이다.Referring to FIG. 6A, the power voltage VDD to which the first power-on reset signal VCCH1 transitions at a high temperature HOT TEMP, that is, 100 ° C., is a low temperature COLD TEMP, that is, a first power − at −5 ° C. FIG. The on reset signal VCCH1 is lower than the power supply voltage VDD to which it transitions. In addition, it can be seen that the first power-on reset signal VCCH1 transitions faster at a high temperature HOT TEMP than at a low temperature COLD TEMP. In the example of FIG. 6A, the power supply voltage VDD to which the first power-on reset signal VCCH1 transitions at high temperature HOT TEMP is 0.668V, and the first power-on reset signal VCCH1 at low temperature COLD TEMP. Power supply voltage VDD transitions to 0.720V.
도 6b를 참조하면, 고온(HOT TEMP), 즉 100℃에서 제 1 파워-온 리셋 신호(VCCH1)가 천이하는 전원전압(VDD)은 저온(COLD TEMP), 즉 -5℃에서 제 1 파워-온 리셋 신호(VCCH1)가 천이하는 전원전압(VDD)보다 높다. 또한, 제 1 파워-온 리셋 신호(VCCH1)는 고온(HOT TEMP)에서보다 저온(COLD TEMP)에서 더 빨리 천이하고 있음을 알 수 있다. 도 6b의 예에서, 고온(HOT TEMP)에서 제 1 파워-온 리셋 신호(VCCH1)가 천이하는 전원전압(VDD)은 0.732V이고, 저온(COLD TEMP)에서 제 1 파워-온 리셋 신호(VCCH1)가 천이하는 전원전압(VDD)은 0.670V이다.Referring to FIG. 6B, the power supply voltage VDD to which the first power-on reset signal VCCH1 transitions at a high temperature HOT TEMP, that is, 100 ° C., is a low temperature COLD TEMP, that is, a first power − at −5 ° C. FIG. The on reset signal VCCH1 is higher than the power supply voltage VDD to which it transitions. Also, it can be seen that the first power-on reset signal VCCH1 transitions faster at low temperature COLD TEMP than at high temperature HOT TEMP. In the example of FIG. 6B, the power supply voltage VDD to which the first power-on reset signal VCCH1 transitions at high temperature HOT TEMP is 0.732V, and the first power-on reset signal VCCH1 at low temperature COLD TEMP. Power supply voltage (VDD) is 0.670V.
도 6c를 참조하면, 파워-온 리셋 신호(POR)는 고온(HOT TEMP)일 때나 저온(COLD TEMP)일 때나 거의 동일한 시점에서 천이하고 있음을 알 수 있다. 도 3의 파워-온 리셋 회로는 고온(HOT TEMP)에서 제 1 파워-온 리셋 신호(VCCH1)가 천이하는 시점이 저온(COLD TEMP)에서 제 2 파워-온 리셋 신호(VCCH2)가 천이하는 시점과 실질적으로 동일하도록 설계된다. 또한, 도 3의 파워-온 리셋 회로에서는 제 1 파워-온 리셋 부(100)의 출력신호인 제 1 파워-온 리셋 신호(VCCH1)와 제 2 파워-온 리셋 부(200)의 출력신호인 제 2 파워-온 리셋 신호(VCCH2)는 NOR 게이트(300)와 인버터(350)를 통하여 논리합되어 출력된다. Referring to FIG. 6C, it can be seen that the power-on reset signal POR transitions at about the same time as at high temperature (HOT TEMP) or at low temperature (COLD TEMP). In the power-on reset circuit of FIG. 3, a time point at which the first power-on reset signal VCCH1 transitions at a high temperature HOT TEMP is a time point at which the second power-on reset signal VCCH2 transitions at a low temperature COLD TEMP. It is designed to be substantially the same as. In addition, in the power-on reset circuit of FIG. 3, the output signal of the first power-on reset signal VCCH1, which is an output signal of the first power-on
따라서, 고온(HOT TEMP)에서는 제 1 파워-온 리셋부(100)의 출력신호인 제 1 파워-온 리셋 신호(VCCH1)가 로직 "하이"로 천이할 때 도 3의 파워-온 리셋 회로의 출력신호인 파워-온 리셋 신호(POR)가 로직 "하이"로 천이하고, 저온(COLD TEMP)에서는 제 2 파워-온 리셋부(200)의 출력신호인 제 2 파워-온 리셋 신호(VCCH2)가 로직 "하이"로 천이할 때 도 3의 파워-온 리셋 회로의 출력신호인 파워-온 리셋 신호(POR)가 로직 "하이"로 천이한다. 또한, 도 3의 파워-온 리셋 회로는 고온(HOT TEMP)에서 제 1 파워-온 리셋 신호(VCCH1)가 천이하는 시점이 저온(COLD TEMP)에서 제 2 파워-온 리셋 신호(VCCH2)가 천이하는 시점과 실질적으로 동일하도록 설계되기 때문에, 고온(HOT TEMP)에서나 저온(COLD TEMP)에서나 도 3의 파워-온 리셋 회로의 출력신호인 파워-온 리셋 신호(POR)는 거의 동일한 시점에 로직 "하이"로 천이한다.Therefore, at a high temperature HOT TEMP, when the first power-on reset signal VCCH1, which is an output signal of the first power-on
도 7은 본 발명의 제 2 실시예에 따른 파워-온 리셋 회로를 나타내는 회로도이다. 도 7을 참조하면, 파워-온 리셋 회로는 제 1 파워-온 리셋부(100), 제 2 파워-온 리셋부(200), NAND 게이트(400), 및 인버터(450)를 구비한다. 도 7의 파워-온 리셋 회로내에 있는 제 1 파워-온 리셋부(100), 및 제 2 파워-온 리셋부(200)는 각각 도 4 및 도 5에 도시된 제 1 파워-온 리셋부(100), 및 제 2 파워-온 리셋부(200)와 구성이 동일하다.7 is a circuit diagram illustrating a power-on reset circuit according to a second embodiment of the present invention. Referring to FIG. 7, the power-on reset circuit includes a first power-on
제 1 파워-온 리셋부(100)는 제 1 온도에서는 전원전압의 제 1 레벨에서 천이하고, 제 1 온도보다 낮은 제 2 온도에서는 전원전압의 제 1 레벨보다 높은 전원전압의 제 2 레벨에서 천이하는 제 1 파워-온 리셋 신호를 발생시킨다. 여기서 제 1 온도는 고온, 예를 들면 100℃이고, 제 2 온도는 저온, 예를 들면 -5℃일 수 있다. 제 2 파워-온 리셋부(200)는 제 1 온도에서는 전원전압의 상기 제 2 레벨 근처에서 천이하고, 상기 제 2 온도에서는 전원전압의 상기 제 1 레벨 근처에서 천이하는 제 2 파워-온 리셋 신호를 발생시킨다. NAND 게이트(400)는 제 1 파워-온 리셋 신호(VCCH1)와 제 2 파워-온 리셋 신호(VCCH2)에 대해 비논리곱 연산을 수행한다. 인버터(450)는 NAND 게이트(400)의 출력신호를 반전시킨다.The first power-on
본 발명의 제 2 실시예에 따른 파워-온 리셋 회로는 상기 전원전압이 파워 온 된 후 제 2 온도에서 제 1 파워-온 리셋 신호(VCCH1)가 천이하는 데 걸리는 시간과 제 1 온도에서 제 2 파워 -온 리셋 신호(VCCH2)가 천이하는 데 걸리는 시간이 실질적으로 동일하다.In the power-on reset circuit according to the second embodiment of the present invention, a time taken for the first power-on reset signal VCCH1 to transition at a second temperature after the power supply voltage is turned on and at a second temperature at a first temperature The time taken for the power-on reset signal VCCH2 to transition is substantially the same.
도 7에 도시된 본 발명의 제 2 실시예에 따른 파워-온 리셋 회로는 도 3에 도시된 본 발명의 제 2 실시예에 따른 파워-온 리셋 회로와 달리, 제 1 파워-온 리셋 부(100)의 출력신호인 제 1 파워-온 리셋 신호(VCCH1)와 제 2 파워-온 리셋 부(200)의 출력신호인 제 2 파워-온 리셋 신호(VCCH2)를 NAND 게이트(400)와 인버터(450)를 사용하여 논리곱 연산을 수행한다.The power-on reset circuit according to the second embodiment of the present invention shown in FIG. 7 is different from the power-on reset circuit according to the second embodiment of the present invention shown in FIG. 3. The first power-on reset signal VCCH1, which is an output signal of 100, and the second power-on reset signal VCCH2, which is an output signal of the second power-on
도 8a는 도 7에 도시된 파워-온 리셋회로 내에 있는 제 1 파워-온 리셋부의 출력파형을 나타내고, 도 8b는 도 7에 도시된 파워-온 리셋회로 내에 있는 제 2 파워-온 리셋부의 출력파형을 나타낸다.FIG. 8A illustrates an output waveform of the first power-on reset unit in the power-on reset circuit shown in FIG. 7, and FIG. 8B illustrates an output waveform of the second power-on reset unit in the power-on reset circuit shown in FIG. 7. Indicates a waveform.
도 8c는 도 3의 파워-온 리셋회로 내에서 저온(COLD TEMP)에서 제 1 파워-온 리셋 신호(VCCH1)가 천이하는 시점이 고온(HOT TEMP)에서 제 2 파워-온 리셋 신호(VCCH1)가 천이하는 시점과 실질적으로 동일하도록 설계했을 때, 파워-온 리셋회로의 출력파형을 나타내는 도면이다. FIG. 8C illustrates the second power-on reset signal VCCH1 at the high temperature HOT TEMP when the first power-on reset signal VCCH1 transitions from the low temperature COLD TEMP within the power-on reset circuit of FIG. 3. Is a diagram showing an output waveform of a power-on reset circuit when it is designed to be substantially the same as the transition point.
도 8a 내지 도 8c에 있는 그래프는 도 4와 도 5에 있는 주요 소자들의 값이 본 발명의 제 1 실시예에서 사용한 값과 같을 때의 시뮬레이션 파형도를 나타낸다. 그리고, 시뮬레이션은 고온(HOT TEMP)은 100℃ 이고 저온(COLD TEMP)은 -5℃ 의 조건에서 수행하였다. 8A to 8C show simulation waveform diagrams when the values of the main elements in FIGS. 4 and 5 are the same as the values used in the first embodiment of the present invention. And, the simulation was carried out under the conditions of high temperature (HOT TEMP) is 100 ℃ and low temperature (COLD TEMP) -5 ℃.
이하, 도 7 내지 도 8c를 참조하여, 본 발명의 제 2 실시예에 따른 파워-온 리셋 회로의 동작을 설명한다. 7 to 8C, the operation of the power-on reset circuit according to the second embodiment of the present invention will be described.
도 8a를 참조하면, 고온(HOT TEMP), 즉 100℃에서 제 1 파워-온 리셋 신호(VCCH1)가 천이하는 전원전압(VDD)은 저온(COLD TEMP), 즉 -5℃에서 제 1 파워-온 리셋 신호(VCCH1)가 천이하는 전원전압(VDD)보다 낮다. 또한, 제 1 파워-온 리셋 신호(VCCH1)는 저온(COLD TEMP)에서보다 고온(HOT TEMP)에서 더 빨리 천이하고 있음을 알 수 있다. 도 8a의 예에서, 고온(HOT TEMP)에서 제 1 파워-온 리셋 신호(VCCH1)가 천이하는 전원전압(VDD)은 0.674V이고, 저온(COLD TEMP)에서 제 1 파워-온 리셋 신호(VCCH1)가 천이하는 전원전압(VDD)은 0.745V이다.Referring to FIG. 8A, the power supply voltage VDD to which the first power-on reset signal VCCH1 transitions at a high temperature HOT TEMP, that is, 100 ° C., is a low temperature COLD TEMP, that is, a first power − at −5 ° C. FIG. The on reset signal VCCH1 is lower than the power supply voltage VDD to which it transitions. In addition, it can be seen that the first power-on reset signal VCCH1 transitions faster at a high temperature HOT TEMP than at a low temperature COLD TEMP. In the example of FIG. 8A, the power supply voltage VDD to which the first power-on reset signal VCCH1 transitions at high temperature HOT TEMP is 0.674V, and the first power-on reset signal VCCH1 at low temperature COLD TEMP. Power supply voltage VDD transitions to 0.745V.
도 8b를 참조하면, 고온(HOT TEMP), 즉 100℃에서 제 1 파워-온 리셋 신호(VCCH1)가 천이하는 전원전압(VDD)은 저온(COLD TEMP), 즉 -5℃에서 제 1 파워-온 리셋 신호(VCCH1)가 천이하는 전원전압(VDD)보다 높다. 또한, 제 1 파워-온 리셋 신호(VCCH1)는 고온(HOT TEMP)에서보다 저온(COLD TEMP)에서 더 빨리 천이하고 있음을 알 수 있다. 도 8a의 예에서, 고온(HOT TEMP)에서 제 1 파워-온 리셋 신호(VCCH1)가 천이하는 전원전압(VDD)은 0.745V이고, 저온(COLD TEMP)에서 제 1 파워-온 리셋 신호(VCCH1)가 천이하는 전원전압(VDD)은 0.674V이다.Referring to FIG. 8B, the power supply voltage VDD to which the first power-on reset signal VCCH1 transitions at a high temperature HOT TEMP, that is, 100 ° C., is a low temperature COLD TEMP, that is, a first power − at −5 ° C. FIG. The on reset signal VCCH1 is higher than the power supply voltage VDD to which it transitions. Also, it can be seen that the first power-on reset signal VCCH1 transitions faster at low temperature COLD TEMP than at high temperature HOT TEMP. In the example of FIG. 8A, the power supply voltage VDD to which the first power-on reset signal VCCH1 transitions at high temperature HOT TEMP is 0.745V, and the first power-on reset signal VCCH1 at low temperature COLD TEMP. Power supply voltage VDD transitions to 0.674V.
도 8c를 참조하면, 파워-온 리셋 신호(POR)는 고온(HOT TEMP)일 때나 저온(COLD TEMP)일 때나 거의 동일한 시점에서 천이하고 있음을 알 수 있다. 도 7의 파워-온 리셋 회로는 저온(COLD)에서 제 1 파워-온 리셋 신호(VCCH1)가 천이하는 시점이 고온(HOT TEMP)에서 제 2 파워-온 리셋 신호(VCCH2)가 천이하는 시점과 실질적으로 동일하도록 설계된다. 또한, 도 7의 파워-온 리셋 회로에서는 제 1 파워-온 리셋 부(100)의 출력신호인 제 1 파워-온 리셋 신호(VCCH1)와 제 2 파워-온 리셋 부(200)의 출력신호인 제 2 파워-온 리셋 신호(VCCH2)는 NAND 게이트(400)와 인버터(450)를 통하여 논리곱되어 출력된다. Referring to FIG. 8C, it can be seen that the power-on reset signal POR transitions at about the same time as at high temperature (HOT TEMP) or at low temperature (COLD TEMP). The power-on reset circuit of FIG. 7 has a time point at which the first power-on reset signal VCCH1 transitions at low temperature COLD and a time point at which the second power-on reset signal VCCH2 transitions at high temperature HOT TEMP. It is designed to be substantially identical. In addition, in the power-on reset circuit of FIG. 7, the output signal of the first power-on reset signal VCCH1 and the second power-on
따라서, 저온(COLD TEMP)에서는 제 1 파워-온 리셋부(100)의 출력신호인 제 1 파워-온 리셋 신호(VCCH1)가 로직 "하이"로 천이할 때 도 3의 파워-온 리셋 회로의 출력신호인 파워-온 리셋 신호(POR)가 로직 "하이"로 천이하고, 고온(COLD TEMP)에서는 제 2 파워-온 리셋부(200)의 출력신호인 제 2 파워-온 리셋 신호(VCCH2)가 로직 "하이"로 천이할 때 도 3의 파워-온 리셋 회로의 출력신호인 파워- 온 리셋 신호(POR)가 로직 "하이"로 천이한다. 또한, 도 7의 파워-온 리셋 회로는 저온(COLD TEMP)에서 제 1 파워-온 리셋 신호(VCCH1)가 천이하는 시점이 고온(HOT TEMP)에서 제 2 파워-온 리셋 신호(VCCH2)가 천이하는 시점과 실질적으로 동일하도록 설계되기 때문에, 고온(HOT TEMP)에서나 저온(COLD TEMP)에서나 도 7의 파워-온 리셋 회로의 출력신호인 파워-온 리셋 신호(POR)는 거의 동일한 시점에 로직 "하이"로 천이한다.Therefore, in the low temperature COLD TEMP, when the first power-on reset signal VCCH1, which is the output signal of the first power-on
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the invention without departing from the spirit and scope of the invention described in the claims below I can understand that you can.
상술한 바와 같이, 본 발명에 따른 파워-온 리셋 회로는 반도체 장치의 주변온도와 공정조건이 변화하더라도 파워-온 리셋 신호가 천이하는 전원전압의 값의 변동을 작게 할 수 있다. 특히, 본 발명에 따른 파워-온 리셋 회로는 저 전원전압에서 동작하는 반도체 장치 내의 회로 블록들을 주변온도와 무관하게 파워-온 리셋시킬 수 있다.As described above, the power-on reset circuit according to the present invention can reduce the variation in the value of the power supply voltage to which the power-on reset signal transitions even when the ambient temperature and the process condition of the semiconductor device change. In particular, the power-on reset circuit according to the present invention can power-on reset circuit blocks in a semiconductor device operating at a low power supply voltage regardless of ambient temperature.
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