KR20050011395A - Method for manufacturing MOS transistor - Google Patents
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Abstract
Description
본 발명은 모스(MOS) 트랜지스터 제조방법에 관한 것으로, 특히 리프레시 특성을 개선하기 위한 모스 트랜지스터의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a MOS transistor manufacturing method, and more particularly, to a manufacturing method of a MOS transistor for improving refresh characteristics.
반도체소자의 집적도가 향상되면서 트랜지스터의 크기가 점차 작아질 것이 요구되어 왔으나, 소오스/드레인 영역의 접합깊이를 무한정 얕게 할 수 없다는 제약성이 있다. 이것은 채널의 길이가 종래의 장채널(Long channel)에서 0.5㎛ 이하의 단채널(short channel)로 감소함에 따라, 소오스/드레인 영역의 공핍영역이 채널속으로 침투하여 유효 채널 길이가 줄어들고, 문턱전압(Threshold voltage)이 감소함으로써, 모스 트랜지스터에서 게이트 제어의 기능이 상실되는 단채널 효과(Short Channel Effect)가 발생하기 때문이다. 또한, 채널의 길이가 짧아짐에 따라 반도체소자내에는 고전계가 가해지고 이로 인해 핫 캐리어(hot carrier)가 발생한다. 핫 캐리어는 충돌이온화를 일으켜 핫 캐리어가 산화막으로 침투하게 되므로 산화막이 열화되게 된다.Although the size of transistors has been required to decrease gradually as the degree of integration of semiconductor devices is improved, there is a limitation that the junction depth of the source / drain regions cannot be made infinitely shallow. This is because as the channel length decreases from the conventional long channel to a short channel of 0.5 μm or less, the depletion region of the source / drain region penetrates into the channel, thereby reducing the effective channel length and the threshold voltage. This is because the reduction of the threshold voltage causes a short channel effect in which the gate control function is lost in the MOS transistor. In addition, as the length of the channel becomes shorter, a high electric field is applied to the semiconductor device, resulting in hot carriers. Since the hot carriers cause collision ionization and the hot carriers penetrate into the oxide film, the oxide film is deteriorated.
이러한 단채널 효과를 방지하기 위해서는, 게이트 절연막의 두께를 감소시켜야 하고, 소오스/드레인 영역간의 채널 즉 게이트 아래의 공핍영역의 최대 폭(Maximum width of depletion)을 감소시켜야 하며, 반도체 기판내의 불순물 농도를 감소시켜야 한다. 그런데, 단채널효과를 극복하기 위해서 얕은 접합(Shallow Junction)과 더불어 단채널효과의 주요 요인인 벌크 펀치스루(Bulk punch through)를 방지하기 위해서 반대도전형의 도판트(Dopant)를 채널영역의 하부에 이온주입한다. 그러나, 이러한 처리는 PN접합의 농도증가를 가져오고, 이에 따라 강한 전계가 형성되어 접합누설전류가 커진다. 접합누설전류의 증가는 디램(DRAM) 셀의 리프레시(Refresh) 특성을 저하시키는 단점이 있었다.In order to prevent such a short channel effect, the thickness of the gate insulating film must be reduced, the channel width between source / drain regions, that is, the maximum width of depletion under the gate, and the impurity concentration in the semiconductor substrate must be reduced. Should be reduced. However, in order to overcome the short channel effect, in addition to the shallow junction, in order to prevent bulk punch through, which is a major factor of the short channel effect, an anti-conducting dopant is applied to the lower portion of the channel region. Ion implantation into. However, this treatment results in an increase in the concentration of the PN junction, and thus a strong electric field is formed, resulting in a large junction leakage current. Increasing the junction leakage current has a disadvantage of lowering the refresh characteristics of DRAM cells.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 드레인 영역에 깊은 접합(Deep junction)을 형성하여 접합누설전류를 줄임으로써, 리프레시 특성을 개선할 수 있는 모스 트랜지스터의 제조방법을 제공하는 것이다.The present invention has been made to solve the above problems, to provide a method for manufacturing a MOS transistor that can improve the refresh characteristics by forming a deep junction in the drain region to reduce the junction leakage current. .
도1 내지 도8은 본 발명에 따른 모스 트랜지스터의 제조방법을 나타낸 공정단면도이다.1 to 8 are cross-sectional views illustrating a method of manufacturing a MOS transistor according to the present invention.
도9는 본 발명에 따른 모스 트랜지스터의 도핑 농도를 나타낸 그래프이다.9 is a graph showing the doping concentration of the MOS transistor according to the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
100 : 반도체 기판 102 : 소자 분리막100 semiconductor substrate 102 device isolation film
104 : 게이트 절연막 106 : 게이트 전극104: gate insulating film 106: gate electrode
108 : 게이트 상부 절연막 110 : 제 1 불순물 영역108: gate upper insulating film 110: first impurity region
112 : 제 2 게이트 스토퍼 114 : 제 2 불순물 영역112: second gate stopper 114: second impurity region
116 : 층간 절연막 118 : 콘택홀116: interlayer insulating film 118: contact hole
120 : 제 3 불순물 영역 122 : 패드 산화막120: third impurity region 122: pad oxide film
124 : 폴리 실리콘막 126 : 질화막124: polysilicon film 126: nitride film
상기 목적을 달성하기 위한 본 발명에 따른 모스 트랜지스터의 제조방법은, 제1 도전형의 반도체 기판 상에 활성영역을 갖도록 소자 분리막을 형성하는 단계와, 상기 활성영역 상에 게이트 절연막을 게재하여 적어도 하나 이상의 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 양측 소스 및 드레인 영역의 상기 반도체 기판의 표면에 제1 도전형 불순물과 반대인 제2 도전형 불순물을 제1 농도로 주입하여 의 제1 불순물 영역을 형성하는 단계와, 상기 게이트 측벽에 스페이서를 형성하는 단계와, 상기 스페이서에 의해 상기 소스 및 드레인 영역에 정렬되고, 상기 제1 농도보다 높은 제2 농도의 제2 도전형 불순물을 주입하여 의 제2 불순물 영역을 형성하는 단계와, 상기 드레인 영역의 상기 반도체 기판의 표면에서 깊이 방향으로 상기 제1 불순물보다 더 연장되고, 상기 소스 영역의 제1 불순물 영역과 비대칭적으로 깊은 접합을 갖는 제2 도전형의 제3 불순물 영역을 형성하는 단계를 포함함을 특징으로 한다.According to another aspect of the present invention, there is provided a method of manufacturing a MOS transistor, the method including: forming an isolation layer to have an active region on a first conductive semiconductor substrate, and forming at least one gate insulating layer on the active region Forming a gate electrode as described above, and implanting a second conductivity type impurity opposite to the first conductivity type impurity on the surface of the semiconductor substrate in both the source and drain regions of the gate electrode at a first concentration; Forming a spacer, forming a spacer on the sidewall of the gate, and implanting a second conductivity type impurity of a second concentration which is aligned with the source and drain regions by the spacer and is higher than the first concentration. Forming an impurity region, and forming the impurity region in the depth direction from the surface of the semiconductor substrate in the drain region; Further extends, it characterized in that it comprises the step of forming a third impurity region of the second conductivity type having a first impurity region and asymmetrically deep junction of the source region.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 첨부된 도면에서 여러 막과 영역들의 두께는 명료성을 위해서 강조되었으며, 어떤 층이 다른 층이나 기판 '상'에 존재한다고 기술될 때 다른 층이나 기판과 직접 접하면서 존재할 수도 있고 그 사이에 제3의 층이 존재할 수 있다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings. The present invention is not limited to the embodiments disclosed below, but can be implemented in various different forms, only this embodiment to make the disclosure of the present invention complete, the scope of the invention to those skilled in the art It is provided to inform you. In the accompanying drawings, the thicknesses of the various films and regions have been emphasized for clarity, and may be present in direct contact with other layers or substrates when a layer is described as 'on' another layer or substrate, and between Layers may be present.
도1 내지 도8은 본 발명의 실시예에 의한 모스 트랜지스터의 제조방법을 설명하기 위한 단면도이다.1 to 8 are cross-sectional views illustrating a method of manufacturing a MOS transistor according to an embodiment of the present invention.
도1을 참조하면, P형 불순물로 도핑된 반도체 기판(100)의 상부에 패드 산화막(122) , 폴리 실리콘막(124) 및 질화막(126)을 순차적으로 형성한다.Referring to FIG. 1, a pad oxide film 122, a polysilicon film 124, and a nitride film 126 are sequentially formed on the semiconductor substrate 100 doped with P-type impurities.
도2를 참조하면, 사진 식각 공정을 통해 상기 질화막(126)을 선택적으로 식각하여 활성 영역(A)을 정의한다. 또한, 상기 질화막(126)을 식각마스크로 사용하여 상기 폴리 실리콘막(124), 패드 산화막(122) 및 반도체 기판(100)의 일부를 순차적으로 제거하여 트렌치를 형성한다. 또한, 상기 반도체 기판(100)에 형성된 트렌치의 내부에 필드 산화막을 이용하여 소자 분리막(102)을 형성하고, 상기 질화막(128)을 산화 방지 마스크로 사용하여 열산화 공정으로 노출된 폴리 실리콘막(124) 및 반도체 기판(100)의 표면을 선택적으로 산화하여 상기 소자 분리막(102)을 형성한다. 여기서, 상기 폴리 실리콘막(124)은 상기 소자 분리막(102)의 형성 시 발생하는 부피 팽창에 의한 스트레스를 완화시키기 위한 버퍼층으로 작용한다. 이어서, 상기 질화막(122), 폴리 실리콘막(124) 및 패드 산화막(126)을 모두 제거한다.Referring to FIG. 2, the nitride layer 126 is selectively etched through a photolithography process to define an active region A. Referring to FIG. In addition, a portion of the polysilicon layer 124, the pad oxide layer 122, and the semiconductor substrate 100 may be sequentially removed using the nitride layer 126 as an etching mask to form a trench. In addition, a device isolation layer 102 is formed in the trench formed in the semiconductor substrate 100 by using a field oxide film, and the polysilicon film exposed by the thermal oxidation process is used as the oxidation mask as the oxidation film 128. 124 and the surface of the semiconductor substrate 100 are selectively oxidized to form the device isolation layer 102. Here, the polysilicon layer 124 serves as a buffer layer to relieve stress due to volume expansion generated when the device isolation layer 102 is formed. Subsequently, all of the nitride film 122, the polysilicon film 124, and the pad oxide film 126 are removed.
도3을 참조하면, 상기 소자 분리막(102)이 형성된 반도체 기판(100)을 화학 기계적 연마(Chemical Mechanical Polishing) 또는 에치백(Etch back)하여 평탄화한다. 도시하지는 않았지만, 상기 반도체 기판(100)의 상부에 열산화 공정을 실시하여 희생 산화막을 형성한 후, 소자 분리 특성을 강화하기 위한 필드 이온주입 및 문턱 전압 조절을 위해 보론 또는 BF2와 같은 채널 조절용 불순물을 이온주입한다. 상기한 이온 주입 공정에 의해 상기 소자 분리막(102) 하부에 제 1 채널 스토퍼(미도시)가 형성되고, 상기 희생 산화막을 제거할 수도 있다.Referring to FIG. 3, the semiconductor substrate 100 on which the device isolation layer 102 is formed is planarized by chemical mechanical polishing or etching back. Although not shown, after performing a thermal oxidation process on the semiconductor substrate 100 to form a sacrificial oxide film, a channel control impurity such as boron or BF2 for field ion implantation and threshold voltage adjustment to enhance device isolation characteristics. Ion implantation. A first channel stopper (not shown) may be formed below the device isolation layer 102 by the ion implantation process, and the sacrificial oxide layer may be removed.
도4를 참조하면, 상기 반도체 기판(100)의 상부에 열산화 공정을 실시하여 게이트 산화막(104)을 일정두께(예컨대 30Å 내지 80Å정도)로 형성하고, 상기 게이트 산화막(104) 상에 도전성 불순물을 포함하는 폴리 실리콘을 이용하여 게이트 전극(106)을 형성하고, 상기 게이트 전극(106) 상에 게이트 상부 절연막(108)을 형성한다. 여기서, 상기 게이트 전극(106)은 상기 폴리 실리콘에 POCI3 침척이나 이온주입 공정을 이용하여 N형 불순물을 주입함으로써 도전성을 가질 수 있다.Referring to FIG. 4, a thermal oxidation process is performed on the semiconductor substrate 100 to form a gate oxide film 104 having a predetermined thickness (for example, about 30 kPa to about 80 kPa), and conductive impurities on the gate oxide film 104. The gate electrode 106 is formed using polysilicon, and the gate upper insulating layer 108 is formed on the gate electrode 106. Here, the gate electrode 106 may be conductive by injecting N-type impurities into the polysilicon by using POCI3 infiltration or ion implantation.
도5을 참조하면, 상기 게이트 전극(106)의 상부에 감광막인 포토레지스트를 도포하고, 포토공정을 이용하여 포토레지스트 패턴을 형성한 후, 상기 포토 레지스트 패턴을 식각마스크로 사용하여 상기 게이트 산화막(104)의 일부가 노출되도록 상기 게이트 상부 절연막(108) 및 게이트 전극(106)을 순차적으로 제거한다. 이후, 상기 포토레지스트를 제거한다.Referring to FIG. 5, a photoresist, which is a photoresist film, is coated on the gate electrode 106, a photoresist pattern is formed by using a photo process, and the photoresist pattern is used as an etching mask to form the gate oxide film ( The gate upper insulating layer 108 and the gate electrode 106 are sequentially removed to expose a portion of the 104. Thereafter, the photoresist is removed.
도 6를 참조하면, 상기 게이트 전극(106)을 이온주입 마스크로 사용하여 상기 게이트 전극(106)으로부터 노출된 소스 및 드레인 영역(S/D)의 반도체 기판(100) 일부에 저 도즈(low dose)의 인(Phosphorus) 또는 아세닉(As)과 같은 N-불순물 이온을 주입하여 저농도의 제1 불순물 영역(110)을 형성한다. 여기서, 상기 N-불순물 이온의 이온주입 공정은 이온 주입 시 약 20KeV(electron Voltage)정도의 에너지에서 상기 제1 불순물 영역(110)이 상기 반도체 기판(100)의 표면으로부터 약 1000Å정도까지 형성되어 얕은 접합을 갖도록 이루어진다. 이후, 상기 이온 주입에 의해 발생되는 실리콘 기판의 격자결함을 줄이기 위한 어닐링(Annealing) 공정을 수행한다. 또한, 상기 제1 불순물 영역(110)의 형성 후, 상기 소스 영역(S)의 일부에서 틸트를 갖고 채널 영역의 일부를 침범하도록 BF2 또는 보론과 같은 P+ 불순물 이온을 이용하여 제2 채널 스토퍼(112)를 형성한다. 의 P+ 불순물 이온의 이온 주입 공정은 약 50KeV의 에너지에서 상기 제2 채널 스토퍼(112)가 약 2000Å정도까지 형성되어 깊은 접합을 갖도록 이루어진다.Referring to FIG. 6, a low dose is applied to a portion of the semiconductor substrate 100 of the source and drain regions S / D exposed from the gate electrode 106 using the gate electrode 106 as an ion implantation mask. to form an ion implanting impurities at a low concentration to the first impurity region (110)) of (phosphorus) or acetoxy Nick (as), such as the N. Here, in the ion implantation process of the N − impurity ions, the first impurity region 110 is formed to be about 1000 kV from the surface of the semiconductor substrate 100 at an energy of about 20 KeV (electron voltage) at the time of ion implantation. Is made to have a junction. Thereafter, an annealing process is performed to reduce lattice defects of the silicon substrate generated by the ion implantation. In addition, after the formation of the first impurity region 110, the second channel stopper 112 is formed using P + impurity ions such as BF2 or boron to have a tilt in a portion of the source region S and invade a portion of the channel region. ). In the ion implantation process of the P + impurity ions of the second channel stopper 112 is formed up to about 2000 kPa at an energy of about 50 KeV to have a deep junction.
도7를 참조하면, 상기 게이트 상부 전극(108) 및 게이트 전극(106)의 측벽에 스페이서(114)를 형성하고, 상기 게이트 전극(106) 및 스페이서(114)를 이온주입 마스크로 사용하여 고 도즈(High dose)의 인 또는 아세닉과 같은 N+의 불순물 이온을 이온주입하여 고농도의 제2 불순물 영역(114)을 형성한다. 여기서, 상기 N+ 불순물 이온의 이온주입 공정은 약 20KeV의 에너지에서 상기 제2 불순물 영역(114)이 상기 제 1 불순물 영역(110) 내에서 형성될 수 있도록 이루어진다 또한, 상기 이온주입 공정 이후 어닐링 공정을 수행한다. 이후, 셀 영역의 모스 트랜지스터 이외에 코어 또는 페리 영역의 소스 및 드레인 영역(S/D)에 N+ 또는 P+ 불순물 이온을 이온주입하는 공정을 더 수행 할 수도 있다.Referring to FIG. 7, a spacer 114 is formed on sidewalls of the gate upper electrode 108 and the gate electrode 106, and the gate electrode 106 and the spacer 114 are used as an ion implantation mask to obtain a high dose. A high impurity concentration of the second impurity region 114 is formed by implanting N + impurity ions such as phosphorous or arsenic at a high dose. The ion implantation process of the N + impurity ions may be performed such that the second impurity region 114 may be formed in the first impurity region 110 at an energy of about 20 KeV. Perform. Subsequently, in addition to the MOS transistor in the cell region, a process of ion implanting N + or P + impurity ions into the source and drain regions S / D of the core or ferry region may be further performed.
도8을 참조하면, 상기 반도체 기판(100) 전면에 층간 절연막(116)을 형성하고, 상기 드레인 영역(D)의 상기 게이트 산화막(104)이 일부 노출되도록 콘택홀(118)을 형성하고, 상기 층간 절연막(116)을 이온주입 마스크로 상기 드레인 영역(D)에 인 또는 아세닉과 같은 N형 불순물 이온을 이온주입하여 제3 불순물 영역(120)고, 이후 상기 게이트 산화막(104)을 제거하여 모스 트랜지스터를 완성한다.Referring to FIG. 8, an interlayer insulating layer 116 is formed over the semiconductor substrate 100, and a contact hole 118 is formed to partially expose the gate oxide layer 104 in the drain region D. N-type impurity ions, such as phosphorous or arsenic, are implanted into the drain region D using the interlayer insulating layer 116 as an ion implantation mask to form a third impurity region 120, and then the gate oxide layer 104 is removed. Complete the MOS transistor.
도시하지는 않았지만, 상기 이온 주입 공정 전에 상기 반도체 기판(100) 상에 절연막을 형성하고, 상기 소스 영역(S) 상부의 상기 절연막을 제거하여 비트 라인 콘택을 형성하고, 상기 층간 절연막(116)을 형성한다.Although not shown, an insulating film is formed on the semiconductor substrate 100 before the ion implantation process, the insulating film on the source region S is removed to form a bit line contact, and the interlayer insulating film 116 is formed. do.
여기서, 상기 N+ 불순물 이온의 이온주입 공정은 약 50KeV의 에너지에서 이루어지고, 상기 이온 주입 공정 후 어닐링 공정을 더 추가하여 반도체 기판(100)의 결정 결함을 줄일 수 있다.Here, the ion implantation process of the N + impurity ions is performed at an energy of about 50 KeV, and after the ion implantation process, an annealing process may be further added to reduce crystal defects of the semiconductor substrate 100.
이후, 상기 결과물의 상부에 상기 콘택홀을 통해 셀 트랜지스터의 소스 영역(S)에 전기적으로 접속되는 스토리지 전극, 유전막 및 플레이트 전극을 순차적으로 형성하여 메모리 셀의 캐패시터를 완성한다.Thereafter, a storage electrode, a dielectric layer, and a plate electrode electrically connected to the source region S of the cell transistor through the contact hole are sequentially formed on the resultant, thereby completing the capacitor of the memory cell.
스토리지 노드 쪽의 드레인 영역(D)에서 약 200nm 깊이의 pn 접합부(Junction)의 깊이를 갖도록 하여 접합누설전류를 감소시킬 수 있다.The junction leakage current may be reduced by having a depth of a pn junction of about 200 nm in the drain region D of the storage node side.
도9는 본 발명에 따른 모스 트랜지스터의 불순물 도핑 농도를 종래와 비교한 그래프로서, 본 발명에 따른 모스 트랜지스터의 채널 영역에서의 불순물 농도(a)가 소스 영역(S)에서 높고, 드레인 영역(D)에서 낮아지도록 비대칭적인 반면, 종래의 불순물 농도(b)가 대칭적으로 나타난다.9 is a graph comparing the impurity doping concentration of the MOS transistor according to the present invention with the conventional method. The impurity concentration a in the channel region of the MOS transistor according to the present invention is high in the source region S, and the drain region D is shown in FIG. While asymmetric to be lower at), conventional impurity concentrations b appear symmetrically.
따라서, 본 발명의 모스 트랜지스터는 드레인 영역(D)에 고농도의 제 3 불순물 영역(120)을 깊은 접합으로 형성하여 채널에서의 표면 결함(Defect) 발생을 줄이고 P-N 전기장을 완화시켜 스태틱 리프레시(Static refresh)를 개선할 수 있다. 뿐만 아니라, 얕은 접합의 제1 불순물 영역(110)이 채널 내부에까지 형성되어 있기 때문에 소스 및 드레인 영역(S/D)에 여기되는 채널 전하의 양을 감소시켜 디바이스의 단채널 효과를 감소시킬 수도 있다.Therefore, the MOS transistor of the present invention forms a high concentration of the third impurity region 120 in the drain region D by a deep junction to reduce the occurrence of surface defects in the channel and to mitigate the PN electric field, thereby providing a static refresh. ) Can be improved. In addition, since the first impurity region 110 of the shallow junction is formed even inside the channel, the short channel effect of the device may be reduced by reducing the amount of channel charges excited to the source and drain regions S / D. .
이상 상술한 바와 같이, 본 발명에 따른 모스 트랜지스터의 제조방법에 있어서, 드레인 영역에 깊은 접합을 갖는 불순물 영역을 형성하여 채널에서의 표면 결함 발생을 감소시킬 수 있기 때문에 리프레시를 개선할 수 있다.As described above, in the manufacturing method of the MOS transistor according to the present invention, since the impurity region having a deep junction is formed in the drain region, the occurrence of surface defects in the channel can be reduced, so that the refresh can be improved.
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