KR100434955B1 - CMOS of semiconductor device and method for manufacturing the same - Google Patents
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Abstract
본 발명은 반도체 소자의 CMOS(Complementary Metal Oxide Semi Conductor) 및 그 제조 방법에 관한 것으로, 특히 반도체 기판에 국부적으로 형성된 SOI(Silicon On Insulator) 또는 에피택셜(Epitaxial)층에 DRAM(Dynamic Random Access Memory)의 센스 앰프(Sense amp)에 사용되는 PMOS를 형성하므로, 상기 PMOS가 셀(Cell) 영역으로부터 격리되어 상기 셀 영역에 인가되는 기판전압(Vpp)의 영향을 받지 않아 상기 PMOS의 문턱전압 증가를 방지함으로 저 문턱전압 소자가 아닌 표준 PMOS를 사용하여도 데이터 센싱(Sensing) 및 PMOS의 안정성을 증가시켜 소자의 특성, 수율 및 신뢰성을 향상시키는 특징이 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a complementary metal oxide semi conductor (CMOS) of semiconductor devices and a method of manufacturing the same. Since the PMOS is used for the sense amp of the PMOS, the PMOS is isolated from the cell region and is not affected by the substrate voltage Vpp applied to the cell region, thereby preventing an increase in the threshold voltage of the PMOS. Therefore, even if a standard PMOS is used instead of a low threshold voltage device, data sensing and PMOS stability are increased to improve device characteristics, yield, and reliability.
Description
본 발명은 반도체 소자의 CMOS(Complementary Metal Oxide Semi Conductor) 및 그 제조 방법에 관한 것으로, 특히 반도체 기판에 국부적으로 형성된 SOI(Silicon On Insulator) 또는 에피택셜(Epitaxial)층에 DRAM(Dynamic Random Access Memory)의 센스 앰프(Sense amp)에 사용되는 PMOS를 형성하여 소자의 특성, 수율 및 신뢰성을 향상시키는 반도체 소자의 CMOS 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a complementary metal oxide semi conductor (CMOS) of semiconductor devices and a method of manufacturing the same. The present invention relates to a semiconductor device CMOS and a method for manufacturing the same, which form a PMOS for use in a sense amplifier.
DRAM의 고집적화에 따라 구동전압도 감소하게 되고, 그 결과 데이터(Data)를 센싱(Sensing)하는 센스 앰프의 동작에 제약이 있었다. 그 한 예로 센스 앰프의 문턱전압을 낮게 유지해야 한다는 것이다.As the high integration of DRAM reduces the driving voltage, as a result, there is a limitation in the operation of a sense amplifier that senses data. One example is keeping the threshold voltage of the sense amplifier low.
그리고 DRAM의 가격 경쟁력에 의해 CMOS의 게이트 전극을 n형 불순물 이온이 도핑(Doping)된 다결정 실리콘층의 단일 물질로 형성하기 때문에 PMOS의 채널(Channel)은 베리드(Buried) 채널 형태가 된다.In addition, due to the competitive price of DRAM, the gate electrode of the CMOS is formed of a single material of a polycrystalline silicon layer doped with n-type impurity ions, so that the channel of the PMOS becomes a buried channel.
도 1은 종래의 반도체 소자의 CMOS를 도시한 단면도이다.1 is a cross-sectional view showing a CMOS of a conventional semiconductor device.
도 1을 참조하면, 반도체 기판(11) 표면 내에 형성된 D-n(Deep-n) 웰(well)(13), 상기 D-n 웰(13) 표면 내에 서로 격리되어 나란히 형성된 n 웰(15)과 p 웰(17), 상기 n 웰(15)의 반도체 기판(11)에 형성되며 베리드 채널을 갖는PMOS(19) 및 상기 p 웰(17)의 반도체 기판(11)에 형성되며 표면 채널을 갖는 NMOS(21)로 구성된다.Referring to FIG. 1, a deep-n well 13 formed in a surface of a semiconductor substrate 11 and an n well 15 and a p well formed in parallel with each other in a surface of the Dn well 13 are formed. 17, a PMOS 19 formed in the semiconductor substrate 11 of the n well 15 and having a buried channel, and an NMOS 21 formed in the semiconductor substrate 11 of the p well 17 and having a surface channel. It is composed of
그러나 종래의 반도체 소자의 CMOS 및 그 제조 방법은 DRAM의 고집적화에 따라 센스 앰프가 셀(Cell) 영역과 동일한 웰 즉 D-n 웰에 형성되기 때문에 센스 앰프에 사용되는 PMOS의 백 바이어스(Back-bias)가 셀 영역에 인가되는 기판전압(Vpp)이므로 PMOS의 문턱전압이 증가되고 전류 구동능력이 저하되는 문제점이 있었다.However, in the conventional semiconductor device CMOS and its manufacturing method, the back bias of the PMOS used in the sense amplifier is reduced because the sense amplifier is formed in the same well as the cell region, that is, the Dn well according to the high integration of the DRAM. Since the substrate voltage Vpp is applied to the cell region, there is a problem in that the threshold voltage of the PMOS is increased and the current driving capability is decreased.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 반도체 기판에 국부적으로 형성된 SOI 또는 에피택셜층에 DRAM의 센스 앰프에 사용되는 PMOS를 형성하므로, 상기 PMOS가 셀 영역으로부터 격리되어 상기 셀 영역에 인가되는 기판전압(Vpp)의 영향을 받지 않아 상기 PMOS의 문턱전압 증가를 방지하는 반도체 소자의 CMOS 및 그 제조 방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems and forms a PMOS for use in a sense amplifier of DRAM in an SOI or epitaxial layer formed locally on a semiconductor substrate, so that the PMOS is isolated from the cell region and applied to the cell region. It is an object of the present invention to provide a semiconductor device CMOS and a method of manufacturing the same, which are not influenced by the substrate voltage Vpp, which prevents an increase in the threshold voltage of the PMOS.
도 1은 종래의 반도체 소자의 CMOS를 도시한 단면도.1 is a cross-sectional view showing a CMOS of a conventional semiconductor device.
도 2는 본 발명의 제 1 실시 예에 따른 반도체 소자의 CMOS를 도시한 단면도.2 is a cross-sectional view illustrating a CMOS of a semiconductor device according to a first embodiment of the present invention.
도 3a 내지 도 3d는 본 발명의 제 1 실시 예에 따른 반도체 소자의 CMOS 제조 방법을 도시한 단면도.3A to 3D are cross-sectional views illustrating a method for manufacturing a CMOS of a semiconductor device according to the first embodiment of the present invention.
도 4는 본 발명의 제 2 실시 예에 따른 반도체 소자의 CMOS를 도시한 단면도.4 is a cross-sectional view illustrating a CMOS of a semiconductor device in accordance with a second embodiment of the present invention.
도 5a 내지 도 5d는 본 발명의 제 2 실시 예에 따른 반도체 소자의 CMOS 제조 방법을 도시한 단면도.5A through 5D are cross-sectional views illustrating a method of fabricating a CMOS of a semiconductor device according to a second exemplary embodiment of the present invention.
< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>
11, 31 : 반도체 기판 12, 33 : 소자분리막11, 31: semiconductor substrate 12, 33: device isolation film
13, 39 : D-n 웰 15, 37 : n 웰13, 39: D-n well 15, 37: n well
17, 41 : p 웰 19, 43 : PMOS17, 41: p well 19, 43: PMOS
21, 45 : NMOS 32 : 절연막21, 45: NMOS 32: insulating film
34 : 제 1 감광막 패턴 35 : 산화막34: first photosensitive film pattern 35: oxide film
36a : 제 1 p형 에피택셜층 36b : n형 에피택셜층36a: first p-type epitaxial layer 36b: n-type epitaxial layer
36c : 제 2 p형 에피택셜층36c: second p-type epitaxial layer
본 발명의 반도체 소자의 CMOS는 PMOS가 형성될 영역 및 NMOS가 형성될 영역이 각각 정의된 반도체 기판, 상기 반도체 기판 표면 내에 형성된 D-n 웰, 상기 PMOS가 형성될 영역의 D-n 웰 표면 내에 형성된 n 웰, 상기 NMOS가 형성될 영역의 D-n 웰 표면 내에 형성된 p 웰, 상기 n 웰 내에 형성된 산화막, 상기 산화막 상의 n 웰의 반도체 기판에 형성된 PMOS 및 상기 p 웰의 반도체 기판에 형성된 NMOS를 포함하여 구성됨을 특징으로 한다.The CMOS of the semiconductor device of the present invention includes a semiconductor substrate in which a region in which a PMOS is to be formed and a region in which an NMOS is to be defined, a Dn well formed in a surface of the semiconductor substrate, an n well formed in a Dn well surface of a region in which the PMOS is formed, And a p well formed in the surface of the Dn well of the region where the NMOS is to be formed, an oxide film formed in the n well, a PMOS formed on the n well semiconductor substrate on the oxide film, and an NMOS formed on the p well semiconductor substrate. do.
그리고, 본 발명의 반도체 소자의 CMOS 제조 방법은 PMOS가 형성될 영역 및 NMOS가 형성될 영역이 각각 정의된 반도체 기판을 마련하는 단계, 상기 활성 영역의 반도체 기판 상에 절연막을 형성하는 단계, 상기 절연막의 마스크로 상기 반도체 기판의 소자분리 영역에 소자분리막을 형성하는 단계, 상기 PMOS가 형성될 영역의 활성 영역 상의 절연막을 식각하는 단계, 상기 절연막을 마스크로 상기 노출된 활성 영역의 반도체 기판 내에 산소(O)이온의 이온 주입 공정과 열처리 공정을 실시하여 산화막을 성장시키는 단계, 상기 절연막을 마스크로 상기 PMOS가 형성될 영역의 반도체 기판 표면 내에 n 웰을 형성하고, 상기 절연막을 제거하는 단계, 상기 n 웰보다 고 에너지의 이온 주입 및 드라이브 인 공정을 실시하여 상기 반도체 기판 표면 내에 D-n 웰을 형성하는 단계, NMOS용 마스크로 상기 NMOS가 형성될 영역의 D-n 웰 표면 내에 p 웰을 형성하는 단계 및 상기 산화막 상의 n 웰의 반도체 기판에 PMOS를 형성하고, 상기 p 웰의 반도체 기판에 NMOS를 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.In the method of manufacturing a semiconductor of a semiconductor device of the present invention, the method includes: preparing a semiconductor substrate in which regions in which a PMOS is to be formed and regions in which an NMOS is to be formed are defined, forming an insulating film on the semiconductor substrate in the active region, and the insulating film Forming a device isolation film in the device isolation region of the semiconductor substrate with a mask of, etching the insulating film on the active region of the region where the PMOS is to be formed, and using the insulating film as a mask in the oxygen substrate of the exposed active region O) growing an oxide film by performing an ion implantation process and a heat treatment process of ions, forming an n well in a surface of a semiconductor substrate in a region where the PMOS is to be formed using the insulating film as a mask, and removing the insulating film, n Ion implantation and drive-in processes are performed higher than the wells to form Dn wells in the surface of the semiconductor substrate. Forming a p well in a Dn well surface of a region where the NMOS is to be formed as a mask for an NMOS, forming a PMOS on a semiconductor substrate of an n well on the oxide film, and forming an NMOS on a semiconductor substrate of the p well Characterized in that comprises a.
본 발명의 원리는 센스 앰프에 사용되는 PMOS를 D-n 웰과 격리되게 형성하여 셀 영역에 인가되는 기판전압(Vpp)의 영향에 의한 PMOS의 문턱전압 증가를 방지하는 것이다.The principle of the present invention is to form the PMOS used in the sense amplifier to be isolated from the D-n well to prevent the increase in the threshold voltage of the PMOS by the influence of the substrate voltage (Vpp) applied to the cell region.
상기 PMOS의 문턱전압 증가를 방지하여 저 문턱전압 소자가 아닌 표준 PMOS를 사용하여도 데이터 센싱 및 PMOS의 안정성을 증가시킬 수 있다.By increasing the threshold voltage of the PMOS, even if a standard PMOS is used instead of the low threshold voltage device, data sensing and PMOS stability may be increased.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명의 제 1 실시 예에 따른 반도체 소자의 CMOS를 도시한 단면도이고, 도 3a 내지 도 3d는 본 발명의 제 1 실시 예에 따른 반도체 소자의 CMOS 제조 방법을 도시한 단면도로서, “A”는 PMOS가 형성될 영역을 도시한 것이고, “B”는 NMOS가 형성될 영역을 도시한 것이다.2 is a cross-sectional view illustrating a CMOS of a semiconductor device according to a first embodiment of the present invention, and FIGS. 3A to 3D are cross-sectional views illustrating a CMOS manufacturing method of a semiconductor device according to the first embodiment of the present invention. A ”shows a region where a PMOS is to be formed, and“ B ”shows a region where a NMOS is to be formed.
본 발명의 제 1 실시 예에 따른 반도체 소자의 CMOS는 특히 센스 앰프에 사용되는 CMOS는 도 2에서와 같이, 반도체 기판(31) 표면 내에 형성된 D-n 웰(39), 상기 PMOS가 형성될 영역(A)의 D-n 웰(39) 내에 형성된 산화막(35), 상기 PMOS가 형성될 영역(A)의 D-n 웰(39) 표면 내에 형성된 n 웰(37), 상기 NMOS가 형성될 영역의 D-n 웰(39) 표면 내에 형성된 p 웰(41), 상기 산화막(35) 상의 n 웰(37)의 반도체 기판(31)에 형성되며 베리드 채널을 갖는 PMOS(43) 및 상기 p 웰(41)의 반도체 기판(31)에 형성되며 표면 채널을 갖는 NMOS(45)로 구성된다.In the CMOS of the semiconductor device according to the first embodiment of the present invention, in particular, the CMOS used in the sense amplifier is a Dn well 39 formed in the surface of the semiconductor substrate 31 and the region in which the PMOS is to be formed. The oxide film 35 formed in the Dn well 39 of the Nm), the n well 37 formed in the surface of the Dn well 39 of the region A in which the PMOS is to be formed, and the Dn well 39 in the region where the NMOS will be formed. P wells 41 formed in the surface, PMOS 43 having a buried channel and formed in semiconductor substrate 31 of n well 37 on oxide film 35 and semiconductor substrate 31 of p well 41. And NMOS 45 having surface channels.
여기서, 상기 PMOS가 형성될 영역(A)의 반도체 기판(31)에 상기 산화막(35)의 형성으로 SOI가 형성되며, 상기 산화막(35) 상의 n 웰(37)은 상기 산화막(35)에 의해 상기 D-n 웰(39)과 격리된다.Here, the SOI is formed on the semiconductor substrate 31 in the region A where the PMOS is to be formed by forming the oxide film 35, and the n well 37 on the oxide film 35 is formed by the oxide film 35. It is isolated from the Dn well 39.
본 발명의 제 1 실시 예에 따른 반도체 소자의 CMOS 제조 방법은 도 3a를 참조하면, 반도체 기판(31) 상에 활성 영역을 마스킹하는 절연막(32)을 형성한다.Referring to FIG. 3A, in the method of fabricating a CMOS device of a semiconductor device according to the first exemplary embodiment, an insulating layer 32 for masking an active region is formed on a semiconductor substrate 31.
이때, 상기 절연막(32)을 패드 산화막/질화막의 적층 구조로 형성한다.At this time, the insulating film 32 is formed in a stacked structure of a pad oxide film / nitride film.
그리고, 상기 절연막(32)을 마스크로 상기 반도체 기판(31)을 식각하여 트렌치(Trench)를 형성한다.The semiconductor substrate 31 is etched using the insulating layer 32 as a mask to form a trench.
이어, 전면의 열 산화 공정으로 상기 트렌치에 활성 영역을 정의하는 소자분리막(33)을 형성한다.Subsequently, an isolation layer 33 defining an active region is formed in the trench by a thermal oxidation process on the entire surface.
도 3b를 참조하면, 상기 절연막(32)을 포함한 전면에 제 1 감광막을 도포하고, 상기 제 1 감광막을 상기 PMOS가 형성될 영역(A)의 절연막(32) 상에만 제거되도록 노광 및 현상하여 제 1 감광막 패턴(34)을 형성한다.Referring to FIG. 3B, a first photosensitive film is coated on the entire surface including the insulating film 32, and the first photosensitive film is exposed and developed to be removed only on the insulating film 32 in the region A in which the PMOS is to be formed. 1 Photosensitive film pattern 34 is formed.
그리고, 상기 제 1 감광막 패턴(34)을 마스크로 상기 절연막(32)을 식각하여 상기 PMOS가 형성될 영역(A)의 활성 영역을 노출시킨다.The insulating layer 32 is etched using the first photoresist pattern 34 as a mask to expose the active region of the region A in which the PMOS is to be formed.
이어, 상기 제 1 감광막 패턴(34)을 마스크로 1e15∼ 1e16㎠ 농도의 산소(O)이온을 이온 주입하고 질소 분위기 하에 1000 ∼ 1200℃의 온도로 열처리하여 상기 PMOS가 형성될 영역(A)의 반도체 기판(31) 내에 산화막(35)을 형성한다.Subsequently, an area in which the PMOS is formed by ion implantation of oxygen (O) ions having a concentration of 1e 15 to 1e 16 cm 2 using the first photoresist pattern 34 as a mask and heat treatment at a temperature of 1000 to 1200 ° C. under a nitrogen atmosphere (A An oxide film 35 is formed in the semiconductor substrate 31.
여기서, 상기 산화막(35)을 상기 소자분리막(33)의 바닥 영역을 기준으로 하여 10 ∼ 500Å의 두께로 형성한다.Here, the oxide film 35 is formed to a thickness of 10 to 500 kPa based on the bottom region of the device isolation film 33.
그리고, 상기 PMOS가 형성될 영역(A)의 반도체 기판(31)에 상기 산화막(35)의 형성으로 SOI가 형성된다.The SOI is formed by forming the oxide film 35 in the semiconductor substrate 31 in the region A in which the PMOS is to be formed.
도 3c를 참조하면, 상기 절연막(32)을 마스크로 n형 불순물 이온을 이온 주입 하고, 드라이브 인(Drive-in) 공정을 실시하여 상기 PMOS가 형성될 영역(A)의 반도체 기판(31) 표면 내에 n 웰(37)을 형성한 다음, 상기 제 1 감광막 패턴(34)과 절연막(32)을 제거한다.Referring to FIG. 3C, an n-type impurity ion is ion-implanted using the insulating film 32 as a mask and a drive-in process is performed to surface the semiconductor substrate 31 in the region A in which the PMOS is to be formed. After the n well 37 is formed in the substrate, the first photoresist layer pattern 34 and the insulating layer 32 are removed.
그리고, 상기 n 웰(37)을 포함한 전면에 n형 불순물 이온을 상기 n 웰(37)보다 고 에너지로 이온 주입 하고, 드라이브 인 공정을 실시하여 상기 반도체 기판(31) 표면 내에 D-n 웰(39)을 형성한다.In addition, an n-type impurity ion is implanted into the entire surface including the n well 37 at a higher energy level than the n well 37, and a drive-in process is performed to form the Dn well 39 in the surface of the semiconductor substrate 31. To form.
이어, p 웰 마스크를 사용한 p형 불순물 이온의 이온 주입 공정 및 드라이브 인 공정을 실시하여 상기 NMOS가 형성될 영역(B)의 D-n 웰(39) 표면 내에 p 웰(41)을 형성한다.Subsequently, the p well 41 is formed in the surface of the D-n well 39 in the region B in which the NMOS is to be formed by performing an ion implantation process and a drive-in process of p-type impurity ions using a p well mask.
여기서, 상기 SOI는 PMOS와 상기 D-n 웰(39) 간의 격리층 역할을 한다.Here, the SOI serves as an isolation layer between the PMOS and the D-n well 39.
또한, 상기 D-n 웰(39)을 상기 소자분리막(33) 형성 이전 또는 상기 SOI 형성 이전에 형성할 수 있다.In addition, the D-n well 39 may be formed before forming the device isolation layer 33 or before forming the SOI.
도 3d를 참조하면, 일반적인 게이트 전극 형성 공정을 진행하여 상기 PMOS가 형성될 영역(A) 및 NMOS가 형성될 영역(B)의 반도체 기판(31) 상에 게이트 졀연막을 개재한 게이트 전극을 형성한다.Referring to FIG. 3D, a general gate electrode forming process is performed to form a gate electrode on the semiconductor substrate 31 in the region A where the PMOS is to be formed and the region B where the NMOS is to be formed. do.
여기서, 상기 게이트 전극을 n형 불순물 이온이 도핑된 다결정 실리콘층으로 형성한다.Here, the gate electrode is formed of a polycrystalline silicon layer doped with n-type impurity ions.
그리고, 상기 게이트 전극 양측의 n 웰(37) 표면 내에 p형 불순물 이온을 주입하여 p형 불순물 영역을 형성한다.Then, p-type impurity ions are implanted into the surface of the n well 37 on both sides of the gate electrode to form a p-type impurity region.
이어, 상기 게이트 전극 양측의 p 웰(57) 표면 내에 n형 불순물 이온을 주입하여 n형 불순물 영역을 형성한다.Subsequently, n-type impurity ions are implanted into the surface of the p well 57 on both sides of the gate electrode to form an n-type impurity region.
여기서, 상기 게이트 전극, 게이트 절연막 및 p형 불순물 영역의 형성으로 PMOS(43)를 형성하고, 상기 게이트 전극, 게이트 절연막 및 n형 불순물 영역의 형성으로 NMOS(45)를 형성한다.Here, the PMOS 43 is formed by the formation of the gate electrode, the gate insulating film and the p-type impurity region, and the NMOS 45 is formed by the formation of the gate electrode, the gate insulating film and the n-type impurity region.
또한, 상기 SOI에 PMOS(43)뿐만 아니라 NMOS(45)를 형성할 수도 있다.In addition, the NMOS 45 may be formed in the SOI as well as the PMOS 43.
도 4는 본 발명의 제 2 실시 예에 따른 반도체 소자의 CMOS를 도시한 단면도이고, 도 5a 내지 도 5d는 본 발명의 제 2 실시 예에 따른 반도체 소자의 CMOS 제조 방법을 도시한 단면도로서, “A”는 PMOS가 형성될 영역을 도시한 것이고, “B”는 NMOS가 형성될 영역을 도시한 것이다.4 is a cross-sectional view illustrating a CMOS of a semiconductor device in accordance with a second embodiment of the present invention, and FIGS. 5A to 5D are cross-sectional views illustrating a CMOS manufacturing method of a semiconductor device in accordance with a second embodiment of the present invention. A ”shows a region where a PMOS is to be formed, and“ B ”shows a region where a NMOS is to be formed.
본 발명의 제 2 실시 예에 따른 반도체 소자의 CMOS는 도 4를 참조하면, 반도체 기판(31) 표면 내에 형성된 D-n 웰(39), 상기 PMOS가 형성될 영역(A)의 D-n 웰(39) 표면 내에 순차적으로 적층되어 형성된 제 1 p형 에피택셜층(36a), n형 에피택셜층(36b) 및 제 2 p형 에피택셜층(36c), 상기 NMOS가 형성될 영역의 D-n 웰(39) 표면 내에 형성된 p 웰(41), 상기 n형 에피택셜층(36b)과 제 2 p형 에피택셜층(36c)의 반도체 기판(31)에 형성되며 베리드 채널을 갖는 PMOS(43) 및 상기 p 웰(41)의 반도체 기판(31)에 형성되며 표면 채널을 갖는 NMOS(45)로 구성된다.Referring to FIG. 4, a CMOS of a semiconductor device according to a second exemplary embodiment of the present invention is a Dn well 39 formed in a surface of a semiconductor substrate 31, and a Dn well 39 surface of a region A in which the PMOS is to be formed. The first p-type epitaxial layer 36a, the n-type epitaxial layer 36b and the second p-type epitaxial layer 36c, which are sequentially stacked and formed in the surface of the Dn well 39 in the region where the NMOS is to be formed. The p well 41 formed in the semiconductor substrate 31 of the p well 41, the n-type epitaxial layer 36b and the second p-type epitaxial layer 36c and having a buried channel and the p well It is formed in the semiconductor substrate 31 of 41 and consists of the NMOS 45 which has a surface channel.
여기서, 상기 n형 에피택셜층(36b)은 상기 제 1 p형 에피택셜층(36a)에 의해 상기 D-n 웰(39)과 격리된다.Here, the n-type epitaxial layer 36b is isolated from the D-n well 39 by the first p-type epitaxial layer 36a.
본 발명의 제 2 실시 예에 따른 반도체 소자의 CMOS 제조 방법은 도 5a를 참조하면, 반도체 기판(31) 상에 활성 영역을 마스킹하는 절연막(32)을 형성한다.Referring to FIG. 5A, in the method of manufacturing a CMOS of a semiconductor device according to the second embodiment of the present invention, an insulating layer 32 is formed on a semiconductor substrate 31 to mask an active region.
이때, 상기 절연막(32)을 패드 산화막/질화막의 적층 구조로 형성한다.At this time, the insulating film 32 is formed in a stacked structure of a pad oxide film / nitride film.
그리고, 상기 절연막(32)을 마스크로 상기 반도체 기판(31)을 식각하여 트렌치(Trench)를 형성한다.The semiconductor substrate 31 is etched using the insulating layer 32 as a mask to form a trench.
이어, 전면의 열 산화 공정으로 상기 트렌치에 활성 영역을 정의하는 소자분리막(33)을 형성한다.Subsequently, an isolation layer 33 defining an active region is formed in the trench by a thermal oxidation process on the entire surface.
도 5b를 참조하면, 상기 절연막(32)을 포함한 전면에 제 1 감광막(도시하지않음)을 도포하고, 상기 제 1 감광막을 상기 PMOS가 형성될 영역(A)의 절연막(32) 상에만 제거되도록 선택적으로 노광 및 현상한다.Referring to FIG. 5B, a first photosensitive film (not shown) is coated on the entire surface including the insulating film 32, and the first photosensitive film is removed only on the insulating film 32 in the region A in which the PMOS is to be formed. And optionally exposure and development.
그리고, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 상기 절연막(32)을 식각하고, 상기 반도체 기판(31)을 2000 ∼ 5000Å의 두께로 식각하여 트렌치를 형성한 후, 상기 제 1 감광막을 제거한다.Then, the insulating film 32 is etched using the selectively exposed and developed first photoresist film, and the semiconductor substrate 31 is etched to a thickness of 2000 to 5000 GPa to form a trench, and then the first photoresist film is formed. Remove
도 5c를 참조하면, 상기 절연막(32)을 마스크로 사용하여 두 번의 p형 에피택셜 성장 공정과 한 번의 n형 에피택셜 성장 공정을 진행하므로 제 1 p형 에피택셜층(36a), n형 에피택셜층(36b) 및 제 2 p형 에피택셜층(36c)을 순차적으로 적층하여 상기 트렌치를 매립한 다음, 상기 절연막(32)을 제거한다.Referring to FIG. 5C, two p-type epitaxial growth processes and one n-type epitaxial growth process are performed using the insulating layer 32 as a mask, so that the first p-type epitaxial layer 36a and the n-type epitaxial layer are formed. The trench 36 is sequentially stacked and the second p-type epitaxial layer 36c is sequentially stacked to fill the trench, and then the insulating layer 32 is removed.
여기서, 상기 제 1 p형 에피택셜층(36a)을 1e13∼ 1e15㎠ 농도의 p형 불순물 이온을 주입하면서 에피택셜 성장 공정을 진행하여 300 ∼ 2000Å의 두께로 형성한다.Here, the first p-type epitaxial layer 36a is formed to have a thickness of 300 to 2000 Pa by performing an epitaxial growth process while implanting p-type impurity ions having a concentration of 1e 13 to 1e 15 cm 2.
상기 n형 에피택셜층(36b)을 5e12∼ 1e14㎠ 농도의 n형 불순물 이온을 주입하면서 에피택셜 성장 공정을 진행하여 500 ∼ 1500Å의 두께로 형성한다.The n-type epitaxial layer 36b is formed to a thickness of 500 to 1500 kPa by performing an epitaxial growth process while injecting n-type impurity ions having a concentration of 5e 12 to 1e 14 cm 2.
상기 제 2 p형 에피택셜층(36c)을 1e13∼ 1e14㎠ 농도의 p형 불순물 이온을 주입하면서 에피택셜 성장 공정을 진행하여 100 ∼ 500Å의 두께로 형성한다.The second p-type epitaxial layer 36c is formed to a thickness of 100 to 500 kPa by performing an epitaxial growth process while implanting p-type impurity ions having a concentration of 1e 13 to 1e 14 cm 2.
그리고, 상기 제 1 p형 에피택셜층(36a), n형 에피택셜층(36b) 및 제 2 p형 에피택셜층(36c)을 포함한 전면에 n형 불순물 이온의 이온 주입 및 드라이브 인 공정을 실시하므로 상기 반도체 기판(31) 표면 내에 D-n 웰(39)을 형성한다.The ion implantation and drive-in process of n-type impurity ions is performed on the entire surface including the first p-type epitaxial layer 36a, the n-type epitaxial layer 36b, and the second p-type epitaxial layer 36c. Therefore, the Dn well 39 is formed in the surface of the semiconductor substrate 31.
이어, p 웰 마스크를 사용한 p형 불순물 이온의 이온 주입 공정 및 드라이브 인 공정을 실시하여 상기 NMOS가 형성될 영역(B)의 D-n 웰(39) 표면 내에 p 웰(41)을 형성한다.Subsequently, the p well 41 is formed in the surface of the D-n well 39 in the region B in which the NMOS is to be formed by performing an ion implantation process and a drive-in process of p-type impurity ions using a p well mask.
여기서, 상기 제 1 p형 에피택셜층(36a)은 PMOS와 상기 D-n 웰(39) 간의 격리층으로 형성되고, 상기 n형 에피택셜층(36b)은 n 웰 및 펀치-쓰루(Punch-through) 영역으로 형성되며, 상기 제 2 p형 에피택셜층(36c)은 PMOS의 문턱전압조절을 위하여 형성된다.Here, the first p-type epitaxial layer 36a is formed as an isolation layer between the PMOS and the Dn well 39, and the n-type epitaxial layer 36b is an n well and a punch-through. The second p-type epitaxial layer 36c is formed to control the threshold voltage of the PMOS.
상기 D-n 웰(39)을 상기 제 1 p형 에피택셜층(36a)보다 깊게 형성되도록 고 에너지의 이온 주입 공정을 사용하여 형성하며, 상기 소자분리막(33) 형성 이전 또는 상기 제 1 p형 에피택셜층(36a), n형 에피택셜층(36b) 및 제 2 p형 에피택셜층(36c) 형성 이전에 형성할 수 있다.The Dn well 39 is formed using a high energy ion implantation process to be formed deeper than the first p-type epitaxial layer 36a, and before the device isolation layer 33 is formed or the first p-type epitaxial layer. It may be formed before the formation of the shir layer 36a, the n-type epitaxial layer 36b and the second p-type epitaxial layer 36c.
도 5d를 참조하면, 일반적인 게이트 전극 형성 공정을 진행하여 상기 PMOS가 형성될 영역(A) 및 NMOS가 형성될 영역(B)의 반도체 기판(31) 상에 게이트 졀연막을 개재한 게이트 전극을 형성한다.Referring to FIG. 5D, a gate electrode through a gate dielectric layer is formed on a semiconductor substrate 31 in a region A in which the PMOS is to be formed and a region B in which the NMOS is to be formed by performing a general gate electrode forming process. do.
여기서, 상기 게이트 전극을 n형 불순물 이온이 도핑된 다결정 실리콘층으로 형성한다.Here, the gate electrode is formed of a polycrystalline silicon layer doped with n-type impurity ions.
그리고, 상기 게이트 전극 양측의 n 웰(37) 표면 내에 p형 불순물 이온을 주입하여 p형 불순물 영역을 형성한다.Then, p-type impurity ions are implanted into the surface of the n well 37 on both sides of the gate electrode to form a p-type impurity region.
이어, 상기 게이트 전극 양측의 p 웰(57) 표면 내에 n형 불순물 이온을 주입하여 n형 불순물 영역을 형성한다.Subsequently, n-type impurity ions are implanted into the surface of the p well 57 on both sides of the gate electrode to form an n-type impurity region.
여기서, 상기 게이트 전극, 게이트 절연막 및 p형 불순물 영역의 형성으로 PMOS(43)를 형성하고, 상기 게이트 전극, 게이트 절연막 및 n형 불순물 영역의 형성으로 NMOS(45)를 형성한다.Here, the PMOS 43 is formed by the formation of the gate electrode, the gate insulating film and the p-type impurity region, and the NMOS 45 is formed by the formation of the gate electrode, the gate insulating film and the n-type impurity region.
본 발명의 반도체 소자 및 그 제조 방법은 반도체 기판에 국부적으로 형성된 SOI 또는 에피택셜층에 DRAM의 센스 앰프에 사용되는 PMOS를 형성하므로, 상기 PMOS가 셀 영역으로부터 격리되어 상기 셀 영역에 인가되는 기판전압(Vpp)의 영향을 받지 않아 상기 PMOS의 문턱전압 증가를 방지함으로 저 문턱전압 소자가 아닌 표준 PMOS를 사용하여도 데이터 센싱 및 PMOS의 안정성을 증가시켜 소자의 특성, 수율 및 신뢰성을 향상시키는 효과가 있다.The semiconductor device of the present invention and a method of manufacturing the same form a PMOS for use in a sense amplifier of a DRAM in an SOI or epitaxial layer formed locally on a semiconductor substrate, so that the PMOS is isolated from the cell region and applied to the cell region. It is not affected by (Vpp) and prevents the increase of the threshold voltage of the PMOS, thereby improving the characteristics, yield and reliability of the device by increasing data sensing and PMOS stability even when using a standard PMOS instead of a low threshold voltage device. have.
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