KR20050004113A

KR20050004113A - 지연 회로

Info

Publication number: KR20050004113A
Application number: KR1020040051576A
Authority: KR
Inventors: 다나까도모하루
Original assignee: 가부시끼가이샤 도시바
Priority date: 2003-07-04
Filing date: 2004-07-02
Publication date: 2005-01-12
Also published as: JP2005027178A; KR100572651B1; US7098713B2; US20050093605A1; US20050001666A1; JP3732841B2; US6989704B2

Abstract

종래에는, 지연 회로의 기동 신호로부터 그 출력 지연 신호까지의 총 지연 시간을 안정화시키는 것이 곤란했다. 본 발명에서는, 트랜지스터 Qp1은 전원 전압 VCC의 공급 단자와 접속 노드 MON의 사이에 접속되고, 접속 노드 MON과 접지 사이에 트랜지스터 Qn1과 트랜지스터 Qni1이 접속된다. 트랜지스터 Qp1, Qn1은 입력 신호에 의해 구동된다. 트랜지스터 Qni1은, 정전류 IREF에 의해 구동되고, 접속 노드에 접속된 캐패시터 C1의 전하를 정전류로 방전한다. 차동 증폭기(12)는, 접속 노드 MON의 전위와 정전류 IREF에 따른 전위를 비교하고, 이 비교 결과를 접속 노드 AMPout로부터 출력한다.

Description

지연 회로{DELAY CIRCUIT}

본 발명은, 예를 들면 반도체 메모리 등의 반도체 장치에 적용되어, 예를 들면 노이즈를 제거하는 필터로서의 기능을 갖는 지연 회로에 관한 것이다.

반도체 장치에서는, 여러가지의 지연 시간을 갖는 지연 회로가 사용된다. 반도체 장치에서, 가장 전형적인 지연 회로는, 복수의 인버터 회로로 구성된 인버터 체인이다. 1개의 인버터 회로가 갖는 지연 시간을 1nsec로 하면, 10개의 인버터 회로로 구성된 인버터 체인은 10nsec의 지연 시간을 얻을 수 있다. 그러나, 인버터 회로의 특성은, 전원 전압이나 온도, 인버터 회로를 구성하는 트랜지스터의 가공 정밀도에 따라 변화한다. 이 때문에, 인버터 체인 타입의 지연 회로의 지연 시간은, 시간적으로 크게 변동한다. 또한, 저항 소자와 캐패시터를 조합한 RC 시상수를 이용한 타입의 지연 회로도 있다. 그러나, 이 지연 회로도, 저항 소자나 캐패시터의 가공 정밀도나 온도에 따라서 그 지연 시간이 변동한다.

최근, 지연 회로를 구성하는 트랜지스터의 가공 변동이나 전원 전압의 변화, 온도 변화를 보상하는 것에 의해, 안정된 지연 시간이 얻어지도록 개량된 지연 회로가 제안되어 있다(특허 문헌1, 특허 문헌2, 특허 문헌3 참조). 또한, 전원 전압의 상승에 수반하여 지연 시간이 짧아지는 지연 회로가 개발되어 있다(특허문헌4).

<특허 문헌1>

일본 특개평8-70242호 공보

<특허 문헌2>

미국 특허 제5627488호 명세서

<특허 문헌3>

미국 특허 제5969557호 명세서

<특허 문헌4>

일본 특개평8-190798호 공보

반도체 장치는, 그 전원 전압이 저하함에 따라 종래의 지연 회로에서는 안정된 지연 시간이 얻어지지 않게 되어 있다. 즉, 지연 회로를 구성하는 인버터 회로 등의 논리 회로나, 지연 신호를 출력하기 위한 출력 회로 자체의 지연이 현재화되어, 지연 회로 자체가 안정적이더라도, 결과적으로 얻어지는 지연 시간이 전원 전압에 따라 크게 변동한다.

본 발명은, 상기 과제를 해결하기 위해서 이루어진 것으로, 그 목적으로 하는 부분은, 전원 전압에 의존하지 않고 안정된 지연 시간을 얻는 것이 가능한 지연 회로를 제공하려는 것이다.

도 1은 본 발명의 실시예에 따른 지연 회로의 구성을 도시하는 회로도.

도 2는 도 1에 도시하는 회로에 적용되는 정전류원 회로를 도시하는 회로도.

도 3은 도 1에 도시되는 지연 회로의 동작 타이밍을 도시하는 파형도.

도 4는 본 발명이 적용되는 노이즈 필터 회로를 도시하는 회로도.

도 5는 도 4의 동작을 도시하는 파형도.

도 6은 도 4의 다른 동작을 도시하는 파형도.

<도면의 주요 부분에 대한 부호의 설명>

10 : 지연 회로

11 : 인버터 회로

12 : 전류 미러형 차동 증폭기

13 : 래치 회로

20 : 정전류원 회로

21, 22 : 전류 미러 회로

Qn1∼Qn7 : 비교적 높은 임계값을 갖는 NMOS 트랜지스터

Qni1∼Qni5 : 비교적 낮은 임계값을 갖는 NMOS 트랜지스터

Qp1∼QP4 : 비교적 높은 임계값을 갖는 PMOS 트랜지스터

Qpi1∼Qpi6 : 비교적 낮은 임계값을 갖는 PM0S 트랜지스터

C1 : 캐패시터

본 발명의 일 양태의 지연 회로는, 상기 과제를 해결하기 위해서, 제1 전원과 제1 노드의 사이에 접속되고, 입력 신호에 따라 스위칭되는 제1 스위치와, 전류 통로의 일단이 상기 제1 노드에 접속되고, 상기 입력 신호에 따라 스위칭되는 제2 스위치와, 상기 제2 스위치의 전류 통로의 타단과 제2 전원과의 사이에 접속되고, 일정한 전류로 이루어지는 제어 신호에 따라 정전류를 흘리는 제3 스위치와, 상기 제1 노드와 상기 제2 전원과의 사이에 접속되는 캐패시터와, 제1 입력단에 상기 제1 노드의 전위가 공급되고, 제2 입력단에 상기 제어 신호에 따른 전위가 공급되고, 상기 제1 노드의 전위와 상기 제어 신호에 따른 전위를 비교하여, 출력 단자로부터 출력 신호를 출력하는 차동 증폭기를 구비하고 있다.

상기 차동 증폭기는, 전류 통로의 일단에 상기 제1 전원이 공급되는 제4 스위치와, 전류 통로의 일단이 상기 제4 스위치의 타단에 접속되고, 전류 통로의 타단이 상기 제2 전원에 접속되고, 게이트가 상기 제1 입력단에 접속된 제5 스위치와, 전류 통로의 일단에 상기 제1 전원이 공급되고, 게이트가 상기 제4 스위치의 게이트 및 상기 제4 스위치의 전류 통로의 타단에 접속된 제6 스위치와, 전류 통로의 일단이 상기 제6 스위치의 타단에 접속되고, 전류 통로의 타단이 상기 제2 전원에 접속되고, 게이트가 상기 제2 입력단에 접속된 제5 스위치를 구비하고 있다.

또한, 상기 지연 회로는, 제1 전류 미러 회로와, 전류 통로의 일단이 상기 제1 전원에 접속되고, 게이트가 상기 제1 전류 미러 회로의 출력 노드에 접속된 제7 스위치와, 전류 통로의 일단이 상기 제7 스위치의 타단에 접속되고, 타단이 상기 제2 전원에 접속되고, 게이트가 상기 제7 스위치의 타단, 상기 제3 스위치의 게이트, 및 상기 차동 증폭기의 제2 입력단에 접속되고, 제2 전류 미러 회로를 구성하는 제8 스위치를 포함하는 정전류원 회로를 더 구비하고 있다.

또한, 본 발명의 다른 양태의 지연 회로는, 제1 전원과 제1 노드의 스위칭을 행하는 제1 스위치와, 제2 전원과 상기 제1 노드의 스위칭을 행하는 제2 스위치와, 상기 제1 노드에 일단이 접속되는 캐패시터와, 정전류 출력 단자를 갖는 정전류원과, 상기 정전류 출력 단자에 드레인과 게이트가 공통 접속되고, 소스가 상기 제1 전원에 접속되는 제1의 제1 타입 MOS 트랜지스터와, 상기 제1 노드와 상기 정전류 출력 단자의 전압을 비교하고, 비교 결과를 제1 출력 단자로 출력하는 전류 미러형 차동 증폭기를 구비하고 있다.

<발명의 실시예>

이하, 본 발명의 실시예에 대해 도면을 참조하여 설명한다.

도 1, 도 2는, 본 발명의 실시예를 도시하는 도면이다. 도 1은, 지연 회로(10)를 도시하고, 도 2는 지연 회로(10)에 정전류를 공급하는 정전류원 회로(20)를 도시하고 있다. 여기서, Qn의 부호가 첨부된 트랜지스터는 NMOS 트랜지스터이다. Qni의 부호가 첨부된 트랜지스터도 NMOS 트랜지스터이지만, 트랜지스터 Qn보다 낮은 임계값을 갖고 있다. 또한, Qp의 부호가 첨부된 트랜지스터는 PMOS 트랜지스터이다. Qpi의 부호가 첨부된 트랜지스터도 PMOS 트랜지스터이지만, 트랜지스터 Qp보다 높은 임계값을 갖는다. 즉, 트랜지스터 Qni, Qpi는, 거의 0V의 임계 전압을 갖는다.

도 1에 있어서, NAND 회로 G1의 입력단에는, 입력 신호 IN과 제어 신호 PON이 공급된다. 제어 신호 PON은, 예를 들면 반도체 장치에 전원이 투입되고, 반도체 장치 내의 전원 전압이 소정의 레벨에 달할 때에 발생되는 신호이다. 전원 전압 VCC가 공급되는 단자와 접지 사이에는, PMOS 트랜지스터 Qp1, NMOS 트랜지스터 Qn1, 및 트랜지스터 Qni1이 직렬 접속되어 있다. NAND 회로 G1의 출력단은, 인버터 회로(11)를 구성하는 PMOS 트랜지스터 Qp1, NMOS 트랜지스터 Qn1의 게이트에 접속되어 있다. NMOS 트랜지스터 Qni1의 게이트에는, 정전류원 회로(20)로부터 공급되는 신호 IREF가 공급된다. NMOS 트랜지스터 Qni1은 신호 IREF에 따라 정전류를 흘린다. PMOS 트랜지스터 Qp1과 NMOS 트랜지스터 Qn1과의 접속 노드 MON과 접지 사이에는 캐패시터 C1이 접속되어 있다.

입력 신호 IN과 제어 신호 PON이 모두 하이 레벨인 경우, NAND 회로 G1의 출력 신호는 로우 레벨로 되어, PMOS 트랜지스터 Qp1이 도통한다. 이 때문에, 접속 노드 MON에 접속된 캐패시터 C1이 전원 전압 VCC에 의해 충전된다. 또한, NAND 회로 G1의 입력 신호 IN 혹은 제어 신호 PON이 로우 레벨인 경우, NAND 회로 G1의 출력 신호는 하이 레벨로 된다. 이 때문에, NMOS 트랜지스터 Qn1이 도통한다. 신호 IREF에 의해 NMOS 트랜지스터 Qni1이 도통하면, 캐패시터 C1에 충전된 전하가 방전되어, 접속 노드 MON으로부터 접지 전위를 향하여 정전류가 흐른다.

한편, 전류 미러형 차동 증폭기(12)는 NMOS 트랜지스터 Qni2, Qni3, PMOS 트랜지스터 Qpi1, Qpi2로 구성되어 있다. PMOS 트랜지스터 QP2, NMOS 트랜지스터 Qn2, NAND 회로 G2, 인버터 회로 INV1은 차동 증폭기(12)의 동작/비동작을 제어한다. PMOS 트랜지스터 Qp2는 전원 전압 VCC의 공급 단자와 PMOS 트랜지스터 Qpi1, Qpi2의 일단부와의 사이에 접속되어 있다. 이 PMOS 트랜지스터 Qp2의 게이트에는상기 NAND 회로 G2의 출력 신호가 공급된다. 이 NAND 회로 G2의 한쪽 입력단에는, 상기 NAND 회로 G1의 출력 신호가 공급되고, 다른 쪽 입력단에는 후술하는 신호 OUT이 공급된다. PMOS 트랜지스터 Qpi1, Qpi2의 타단은, NMOS 트랜지스터 Qni2, Qni3의 일단부에 각각 접속되어 있다. 또한, PMOS 트랜지스터 Qpi1, Qpi2의 게이트는, 상호 접속됨과 함께, PMOS 트랜지스터 Qpi1, NMOS 트랜지스터 Qni2의 접속 노드에 접속되어 있다. NMOS 트랜지스터 Qni2의 게이트는 상기 접속 노드 MON에 접속되고, NMOS 트랜지스터 Qni3의 게이트에는, 상기 신호 IREF가 공급된다. 상기 NMOS 트랜지스터 Qni2, Qni3의 타단부와 접지 사이에는, 상기 NMOS 트랜지스터 Qn2가 접속되고, 이 NMOS 트랜지스터 Qn2의 게이트에는, 상기 인버터 회로 INV1을 통하여 상기 NAND 회로 G2의 출력 신호가 공급된다.

상기 차동 증폭기(12)는, 상기 입력 신호 IN 혹은 PON의 어느 한쪽이 로우 레벨이고, 또한, 신호 OUT이 하이 레벨일 때, 동작 상태로 된다. 즉, 이 때, NAND 회로 G2의 출력 신호가 로우 레벨로 되어, PMOS 트랜지스터 QP2와 NMOS 트랜지스터 Qn2가 도통된다. 이 상태에서, 차동 증폭기(12)는, 접속 노드 MON의 전위와 신호 IREF에 따른 전위와의 전위차를 검출하고, 이 검출 결과를 PMOS 트랜지스터 Qpi2와 NMOS 트랜지스터 Qni3와의 접속 노드 AMPout으로 출력한다.

상기 접속 노드 AMPout에는, 래치 회로(13)가 접속되어 있다. 이 래치 회로(13)는, PMOS 트랜지스터 Qp3, Qpi3, Qp4, NMOS 트랜지스터 Qn3, Qn4, Qn5로 구성되어 있다. 상기 PMOS 트랜지스터 QP3, NMOS 트랜지스터 Qn3, Qn4는, 전원 전압 VCC의 공급 단자와 접지 사이에 직렬 접속되어 있다. PMOS 트랜지스터 Qp3,NMOS 트랜지스터 Qn3의 게이트는, 상기 NAND 회로 G1의 출력단에 접속되어 있다. PMOS 트랜지스터 Qp3, NMOS 트랜지스터 Qn3의 접속 노드는, 상기 접속 노드 AMPout에 접속됨과 함께, 상기 PMOS 트랜지스터 Qpi3, NMOS 트랜지스터 Qn5의 게이트에 접속된다. 이들 트랜지스터 Qpi3, Qn5는, 전원 전압 VCC의 공급 단자와 접지 사이에 직렬 접속되어 있다. 이들 트랜지스터 QPi3, Qn5의 접속 노드 INVout는, 상기 NMOS 트랜지스터 Qn4의 게이트에 접속됨과 함께, 상기 PMOS 트랜지스터 Qp4를 통하여 전원 전압 VCC의 공급 단자에 접속되어 있다. 이 트랜지스터 Qp4의 게이트에는, 제어 신호 PON이 공급된다. 또한, 상기 접속 노드 INVout는 인버터 회로 INV2의 입력단에 접속되어 있다. 이 인버터 회로 INV2의 출력단으로부터 상기 신호 OUT이 출력된다.

상기 래치 회로(13)에 있어서, 입력 신호 IN과 제어 신호 PON이 모두 하이 레벨일 때, NAND 회로 G1의 출력 신호는 로우 레벨로 되어, PMOS 트랜지스터 Qp3이 도통한다. 이 때문에, 접속 노드 AMPout는 하이 레벨로 되고, 접속 노드 INVout는 로우 레벨로 된다. 이 결과, 인버터 회로 INV2의 출력 신호 OUT은 하이 레벨로 된다. 이 때 NMOS 트랜지스터 Qn4는 비도통이다.

한편, 상기 입력 신호 IN이나 제어 신호 PON의 어느 한쪽이 로우 레벨인 경우, NAND 회로 G1의 출력 신호가 하이 레벨로 된다. 이 때문에, NMOS 트랜지스터 Qn3이 도통한다. 가령, 접속 노드 INVout가 하이 레벨인 경우, NMOS 트랜지스터 Qn4도 도통되어 있기 때문에, 트랜지스터 Qn3, Qn4에 의해, 접속 노드 AMPout이 로우 레벨로 하강된다. 이 때문에, 접속 노드 AMPout이 로우 레벨, 접속 노드INVout가 하이 레벨인 상태로 래치된다. 또, 이 래치 상태는, 제어 신호 PON이 로우 레벨인 경우, PMOS 트랜지스터 Qp4가 도통하기 때문에, 간단히 만들 수 있다. 즉, 제어 신호 PON은, 전원 투입 전에는 로우 레벨이다. 이 때문에, 트랜지스터 Qp4는 도통되고, 접속 노드 INVout는 하이 레벨, 출력 신호 OUT은 로우 레벨로 리세트되어 있다. 이 상태에서, 전원 투입 후에, 제어 신호 PON이 하이 레벨이 되면, PMOS 트랜지스터 Qp4는 비도통으로 되고, 지연 회로(10)의 출력 신호 OUT은 입력 신호 IN에 따라 변화한다.

도 2에 도시하는 정전류원 회로(20)는, 2개의 전류 미러 회로(21, 22)를 갖고 있다. 전류 미러 회로(21)는, PMOS 트랜지스터 Qpi4, Qpi5, NMOS 트랜지스터 Qn6, Qni4, 및 저항 R1로 구성되어 있다. 즉, PMOS 트랜지스터 Qpi4, NMOS 트랜지스터 Qn6은 전원 전압 VCC의 공급 단자와 접지 사이에 직렬 접속되고, PMOS 트랜지스터 Qpi5, Qni4, 및 저항 R1은, 전원 전압 VCC의 공급 단자와 접지 사이에 직렬 접속되어 있다. PMOS 트랜지스터 Qpi4, Qpi5의 게이트는 상호 접속되고, 또한, PMOS 트랜지스터 Qpi5와 Qni4의 접속 노드 N1, 및 PMOS 트랜지스터 Qpi6의 게이트에 접속되어 있다. 또한, 상기 NMOS 트랜지스터 Qn6, Qni4의 게이트는 상호 접속되고, 또한, 상기 PMOS 트랜지스터 Qpi4와 NMOS 트랜지스터 Qn6과의 접속 노드 N2에 접속되어 있다.

또한, 상기 전류 미러 회로(22)를 구성하는 PMOS 트랜지스터 Qpi6과 NMOS 트랜지스터 Qni5는, 전원 전압 VCC의 공급 단자와 접지 사이에 직렬 접속되어 있다. PMOS 트랜지스터 Qpi6의 게이트는 NMOS 트랜지스터 Qn7을 통하여 접지된다. 이NMOS 트랜지스터 Qn7의 게이트에는 인버터 회로 INV3을 통하여 제어 신호 PON이 공급된다. 상기 PMOS 트랜지스터 QPi6과 NMOS 트랜지스터 Qni5의 접속 노드는 NMOS 트랜지스터 Qni5의 게이트에 접속되고, 이 게이트는, 도 1에 도시하는 트랜지스터 Qni1 및 Qni3의 게이트에 접속되어 있다. 이 게이트로부터 정전류 출력으로서의 상기 신호 IREF가 출력된다.

상기 구성에 있어서, 전류 미러 회로(21)를 구성하는 PMOS 트랜지스터 Qpi5에 흐르는 전류 Ib는, PMOS 트랜지스터 Qpi4에 흐르는 전류 Ia에 미러된다. 이 때문에, 전류 Ia와 전류 Ib는 동일하다(Ia=Ib). 또한, NMOS 트랜지스터 Qn6에 흐르는 전류 Ia는, NMOS 트랜지스터 Qni4에 흐르는 전류 Ib에 미러된다. 이 때문에, NMOS 트랜지스터 Qni4와 저항 R1의 접속 노드 N3의 전압은, NMOS 트랜지스터 Qn6의 임계값 전압으로부터 NMOS 트랜지스터 Qni4의 임계값 전압을 뺀 값으로 된다. 통상, 이 값은 온도나 전원 전압에 의존하지 않는다. 게다가, NMOS 트랜지스터 Qn6의 임계값 전압의 변동과 NMOS 트랜지스터 Qni4의 임계값 전압이 연동하기 때문에, 매우 안정적이다. 접속 노드 N3의 전위가 예를 들면 0.4V, 저항 R1을 예를 들면 400KΩ으로 하면 Ia=Ib=1㎂로 된다. 또한, PMOS 트랜지스터 Qpi5와 PMOS 트랜지스터 Qpi6은 미러 접속되어 있다. 이 때문에, PMOS 트랜지스터 Qpi6에 흐르는 전류 Ic는 전류 Ib와 같이 된다(Ib=Ic). NMOS 트랜지스터 Qni5에 흐르는 전류 Ic는 정전류이다. 따라서, NMOS 트랜지스터 Qni5와 미러 접속된 도 1에 도시하는 NMOS 트랜지스터 Qni1와 Qni3도 정전류 Ic를 흘린다. NMOS 트랜지스터 Qni5는, 그것에 흐르는 전류가 Ic로 되도록 신호 IREF에 따른 전위가 결정된다.

도 2에 도시하는 정전류원 회로(20)는, 제어 신호 PON에 의해서 기동된다. 즉, 제어 신호 PON이 로우 레벨 시에, NMOS 트랜지스터 Qn7이 도통하여, PMOS 트랜지스터 Qpi5, Qpi6의 게이트가 접지 전위로 하강된다. 이 후, 제어 신호 PON이 하이 레벨로 되면, NMOS 트랜지스터 Qn7이 비도통으로 되어, 상기 동작에 의해 신호 IREF는 안정점에 수속한다.

도 3은, 도 1에 도시하는 지연 회로(10)의 동작을 도시하고 있다. 도 3을 이용하여, 지연 회로(10)의 동작에 대하여 설명한다.

우선, 시간 t1까지 신호 PON은 로우 레벨이고, 도 1에 도시하는 지연 회로(10) 및 도 2에 도시하는 정전류원 회로(20)는 리세트 상태로 되어 있다. 이 때, 접속 노드 MON, 접속 노드 AMPout, 출력 신호 OUT은, 어느 것이나 접지 레벨(0V)이고, 접속 노드 INVout는 전원 전압 VCC로 되어 있다.

시간 t2에 있어서, 입력 신호 IN이 상승하면, PMOS 트랜지스터 Qp1, Qp3이 도통하여, 조금 지연된 시간 t3에 있어서, 접속 노드 MON과 접속 노드 AMPout의 전위가 상승하여, 전원 전압 VCC를 향하기 시작한다. 접속 노드 AMPout이 하이 레벨이 되면, 시간 t4에 있어서, 접속 노드 INVout가 하강하여, 0V를 향하기 시작한다. 또한, 출력 신호 OUT은, 접속 노드 INVout가 로우 레벨이 되면, 시간 t5에 있어서, 전원 전압 VCC를 향하기 시작한다. 입력 신호 IN이 하이 레벨인 동안, 차동 증폭기(12)는 비동작 상태이다.

시간 t6에 있어서, 입력 신호 IN이 로우 레벨로 되면, NAND 회로 G1의 출력 신호가 하이 레벨로 되어, NMOS 트랜지스터 Qni1이 도통한다. 이 때문에, 캐패시터 C1에 의해 접속 노드 MON에 저장되어 있었던 전하가, NMOS 트랜지스터 Qn1, Qni1을 통하여 방전된다. NMOS 트랜지스터 Qni1에 흐르는 전류는 일정하다. 이 때문에, 도 3에 도시한 바와 같이, 접속 노드 MON의 전위는, 직선 형상으로 저하한다. 또한, 입력 신호 IN이 로우 레벨로 되고, NAND 회로 G1의 출력 신호가 하이 레벨로 되면, NAND 회로 G2의 출력 신호가 로우 레벨로 된다. 이 때문에, 차동 증폭기(12)가 동작하여, 접속 노드 MON과 신호 IREF에 따른 전위 VIREF의 전위차를 검출한다. 이 결과, 접속 노드 MON의 전위가 정전류 IREF에 의해 규정되는 전위 VIREF보다 저하하면(시간 t7 이후), 조금 지연된 시간 t8에 있어서, 접속 노드 AMPout이 하강하기 시작한다. 접속 노드 AMPout의 전위가 로우 레벨이 되면, 시간 t9에, 접속 노드 INVout의 전위가 상승하기 시작한다. 또한, 출력 신호 OUT은, 접속 노드 INVout의 전위가 하이 레벨이 되면, 시간 t10에, 하강하기 시작한다.

이와 같이 하여, 도 1에 도시하는 지연 회로(10)에 따르면, 입력 신호 IN이 로우 레벨로 되고 나서 출력 신호 OUT이 로우 레벨이 되기까지의 대략 (t10-t6)의 지연 시간을 얻는 것이 가능하다.

시간 (t7-t6)은, 접속 노드 MON이 전원 전압 VCC에서 정전류 IREF에 따라 정해지는 전위 VIREF가 되기까지의 시간으로 거의 결정된다. 이들의 관계는 다음식과 같이 된다.

t7-t6=C1×(VCC-VIREF)/Ic

상기 식으로부터, 시간 (t7-t6)은 전원 전압 VCC가 낮을수록 짧은 것을 알 수 있다. 접속 노드 AMPout이 시간 t8로부터 0V를 향하는 속도는, NMOS 트랜지스터 Qni3이 정전류 Ic를 흘리기 때문에 거의 일정하다. 접속 노드 AMPout이 0V를 향하기 시작하면서부터 출력 신호 OUT이 로우 레벨이 되기까지의 시간은, 개재하는 2개의 인버터 회로의 지연에 의해 결정된다. 인버터 회로의 지연은, 전원 전압이 낮을수록 길다. 따라서, 이 지연 회로(10)는, 전원 전압 VCC가 낮게 되면 시간 (t7-t6)이 짧아져서, 인버터 회로의 지연이 길게 되는 것을 캔슬할 수 있다. 따라서, 안정된 지연 시간을 얻을 수 있다.

예를 들면, 상온에서, 전원 전압 VCC가 1.8V, VIREF가 0.3V라고 가정하고, 시간 (t7-t6)=7.5nsec, 시간 (t8-t7)=3nsec, 시간 (t10-t8)=3nsec로 한다. 지연 시간 (t10-t6)은, 13.5nsec이다. 환경 온도가 상온보다 저온이고, 전원 전압 VCC가 2.0V가 되면, VIREF가 0.25V로 되고, 시간 (t7-t6)은 8.75nsec, 시간 (t8-t7)은 변하지 않고, 시간 (t10-t8)은 인버터 회로의 지연이 짧아져서 1.5nsec로 된다. 따라서, 지연 시간은 13.25nsec로 된다. 반대로, 환경 온도가 상온보다 고온이고, 전원 전압 VCC가 1.6V로 되면, VIREF는 0.35V로 되고, 시간 (t7-t6)은 6.25nsec, 시간 (t8-t7)은 변하지 않고, 시간 (t10-t8)은 인버터 회로의 지연이 길어져 6nsec로 된다. 따라서 지연 시간은 15.25nsec로 된다. 또한, NMOS 트랜지스터의 임계값 전압이 ±50mV 변동하는 것으로 한다. 그렇게 하면, VIREF도 ±50mV 변동한다. 이 때문에, 시간 (t7-t6)은 ±0.25nsec 변화한다. 따라서, 지연 시간은, 최소 13nsec, 최대 15.5nsec로 된다.

신호 IREF 대신에, 고정 전위를 NMOS 트랜지스터 Qni3의 게이트에 공급했다고 가정한다. 트랜지스터 Qni3의 임계값 전압이 상승했을 때, NMOS 트랜지스터Qni3이 흘릴 수 있는 전류가 감소하고 t7로부터 t8의 사이의 시간이 길어진다. 이것에 의해서, 지연 시간이 불안정하게 된다.

예를 들면, VIREF가 0.3V의 고정 전위인 것으로 한다. 상온에서, 전원 전압 VCC가 1.8V로서, t7-t6=7.5nsec, t8-t7=3nsec, t10-t8=3nsec로 한다. 지연 시간 t10-t6은 13.5nsec이다. 상온보다 낮은 온도에서, 전원 전압 VCC가 2.0V로 되면, t7-t6=8.5nsec, t8-t7=1.5nsec, t10-t8은 인버터 회로의 지연이 짧아지기 때문에, 1.5nsec로 된다. 따라서 지연 시간은 11.5nsec로 된다. 반대로, 고온으로 되면, 전원 전압 VCC가 낮게 되어 1.6V로 되면, t7-t6=6.5nsec, t8-t7은 길어져 6nsec, t10-t8는 인버터 회로의 지연이 길어져 6nsec로 된다. 따라서, 지연 시간은 18.5nsec로 된다. 또한, NMOS 트랜지스터의 임계값 전압이 ±50mV 변동하는 것으로 하면, 지연 시간의 변동은 더욱 커진다.

따라서, 고정 전압에 의해, 차동 증폭기(12)를 구성하는 PMOS 트랜지스터 Qpi3을 제어한 경우, 지연 시간이 11.5nsec부터 18.5nsec까지 변동된다. 이것에 대하여, 도 1에 도시한 바와 같이, 정전류로 PMOS 트랜지스터 Qpi3을 제어한 경우, 지연 시간의 변동을 13.0nsec로부터 15.5nsec의 비교적 좁은 범위에 수속시킬 수 있다.

상기 실시예에 따르면, 입력 신호 IN에 따라 동작하는 인버터 회로(11)에 접속된 NMOS 트랜지스터 Qni1은, 정전류원 회로(20)로부터 공급되는 정전류 IREF에 의해 구동되어, 캐패시터 C1에 충전된 전하를 정전류로 방전한다. 이 때문에, 인버터 회로(11)의 접속 노드 MON의 전위는 일정한 속도로 저하한다. 또한, 차동 증폭기(12)는, 접속 노드 MON의 전위와, 정전류원 회로(20)로부터 공급되는 정전류 IREF에 따른 전위 VIREF를 비교하고, 이 비교 결과를 접속 노드 AMPout로부터 출력한다. 이와 같이, 캐패시터 C1의 방전 시간 및 차동 증폭기(12)의 기준 전위로서의 전위 VIREF를 정전류원 회로(20)로부터 공급되는 정전류 IREF에 의해 제어하고 있다. 이 때문에, CR 시상수 회로를 이용한 지연 회로나, 인버터 체인 타입의 지연 회로에 비하여, 전원 전압의 변동에 대한 지연 시간의 변동의 영향을 저감할 수 있다.

더구나, 차동 증폭기(12)로부터 출력되는 신호의 전원 전압의 변동에 의존한 지연 시간의 변동은, 접속 노드 AMPout에 접속되는 인버터 회로가 갖는 전원 전압의 변동에 의존한 지연 시간의 변동과는 역의 특성을 갖고 있다. 이 때문에, 지연 회로(10) 전체의 지연 시간의 변동을 저감할 수 있는 이점을 갖고 있다.

도 4는, 도 1에 도시하는 지연 회로(10)를 이용한 노이즈 필터의 일례를 도시하고 있다. 예를 들면 반도체 장치의 입력 패드(31)에는, 상기 지연 회로(10)의 입력단이 접속되어 있다. 도 4에 있어서, 정전류원 회로(20)는 생략하고 있다. 이 지연 회로(10)의 출력단 및 상기 입력 패드(31)는 NOR 회로(32)의 입력단에 접속되어 있다. 이 NOR 회로(32)의 출력단은 인버터 회로(33)에 접속되어 있다.

상기 구성에 있어서, 도 5에 도시한 바와 같이 지연 회로(10)에 설정된 지연 시간 DLT보다 펄스 폭이 넓은 입력 신호 IN이 입력 패드(31)에 공급된 경우, 지연 회로(10)로부터는, 신호 DO가 출력된다. 이 신호 DO의 하강은, 입력 신호 IN의 하강으로부터 지연 시간 DLT에 따라 지연된다. 인버터 회로(33)의 출력 신호 OUT은,지연 회로 DL의 출력 신호 DO와 입력 신호 IN에 따라, 출력 신호 DO와 마찬가지의 신호로 된다.

한편, 도 6에 도시한 바와 같이, 입력 신호 IN으로서, 지연 시간 DLT보다 짧은 폭의 노이즈가 입력 패드(31)에 공급된 경우, 지연 회로(10)의 출력 신호 DO는 변화하지 않는다. 이 때문에, 지연 회로(10)의 출력 신호 DO 및 인버터 회로(33)의 출력 신호 OUT은 모두 하이 레벨 상태로서, 노이즈로서의 입력 신호를 제거할 수 있다.

기타, 본 발명의 요지를 바꾸지 않는 범위에서 여러가지 변형 실시 가능한 것은 물론이다.

이상, 상술한 바와 같이 본 발명에 따르면, 전원 전압에 의존하지 않고 안정된 지연 시간을 얻는 것이 가능한 지연 회로를 제공할 수 있다.

Claims

제1 전원과 제1 노드의 사이에 접속되고, 입력 신호에 따라 스위칭되는 제1 스위치와,

전류 통로의 일단이 상기 제1 노드에 접속되고, 상기 입력 신호에 따라 스위칭되는 제2 스위치와,

상기 제2 스위치의 전류 통로의 타단과 제2 전원과의 사이에 접속되고, 정전류로 이루어지는 제어 신호에 따라 정전류를 흘리는 제3 스위치와,

상기 제1 노드와 상기 제2 전원과의 사이에 접속되는 캐패시터와,

제1 입력단에 상기 제1 노드의 전위가 공급되고, 제2 입력단에 상기 제어 신호에 따른 전위가 공급되고, 상기 제1 노드의 전위와 상기 제어 신호에 따른 전위를 비교하여, 출력 단자로부터 출력 신호를 출력하는 차동 증폭기

를 구비하는 것을 특징으로 하는 지연 회로.
제1항에 있어서,

상기 차동 증폭기는,

전류 통로의 일단에 상기 제1 전원이 공급되는 제4 스위치와,

전류 통로의 일단이 상기 제4 스위치의 타단에 접속되고, 전류 통로의 타단이 상기 제2 전원에 접속되고, 게이트가 상기 제1 입력단에 접속된 제5 스위치와,

전류 통로의 일단에 상기 제1 전원이 공급되고, 게이트가 상기 제4 스위치의게이트 및 상기 제4 스위치의 전류 통로의 타단에 접속된 제6 스위치와,

전류 통로의 일단이 상기 제6 스위치의 타단에 접속되고, 전류 통로의 타단이 상기 제2 전원에 접속되고, 게이트가 상기 제2 입력단에 접속된 제5 스위치를 구비하는 것을 특징으로 하는 지연 회로.
제1항에 있어서,

제1 전류 미러 회로와,

전류 통로의 일단이 상기 제1 전원에 접속되고, 게이트가 상기 제1 전류 미러 회로의 출력 노드에 접속된 제7 스위치와,

전류 통로의 일단이 상기 제7 스위치의 타단에 접속되고, 타단이 상기 제2 전원에 접속되고, 게이트가 상기 제7 스위치의 타단, 상기 제3 스위치의 게이트, 및 상기 차동 증폭기의 제2 입력단에 접속되고, 제2 전류 미러 회로를 구성하는 제8 스위치를 포함하는 정전류원 회로를 더 구비하는 것을 특징으로 하는 지연 회로.
제1 전원과 제1 노드의 스위칭을 행하는 제1 스위치와,

제2 전원과 상기 제1 노드의 스위칭을 행하는 제2 스위치와,

상기 제1 노드에 일단이 접속되는 캐패시터와,

정전류 출력 단자를 갖는 정전류원과,

상기 정전류 출력 단자에 드레인과 게이트가 공통 접속되고, 소스가 상기제1 전원에 접속되는 제1의 제1 타입 MOS 트랜지스터와,

상기 제1 노드와 상기 정전류 출력 단자의 전압을 비교하고, 비교 결과를 제1 출력 단자로 출력하는 전류 미러형 차동 증폭기

를 구비하는 것을 특징으로 하는 지연 회로.
제4항에 있어서,

상기 차동 증폭기는, 소스가 상기 제2 전원에 공통 접속되고, 게이트가 공통 접속되는 제1, 제2의 제2 타입 MOS 트랜지스터와, 소스가 상기 제1 전원에 공통 접속되고, 게이트가 각각 상기 제1 노드와 상기 정전류 출력 단자에 접속되는 제2, 제3의 제1 타입 MOS 트랜지스터로 구성되고, 상기 제1의 제2 타입 MOS 트랜지스터의 드레인은 상기 제2의 제1 타입 MOS 트랜지스터의 드레인에 접속되고, 상기 제2의 제2 타입 MOS 트랜지스터의 드레인은 상기 제3의 제1 타입 MOS 트랜지스터의 드레인에 접속되고, 상기 제1의 제2 타입 MOS 트랜지스터의 드레인은 또한 게이트에 접속되는 것을 특징으로 하는 지연 회로.
제4항 또는 제5항에 있어서,

상기 제1 스위치는 제4, 제5의 제1 타입 MOS 트랜지스터가 직렬 접속되어 구성되고, 상기 제5의 제1 타입 MOS 트랜지스터의 게이트는 상기 정전류 출력 단자에 접속되는 것을 특징으로 하는 지연 회로.
제6항에 있어서,

상기 제2 스위치는 제3의 제2 타입 MOS 트랜지스터를 포함하고, 상기 제3의 제2 타입 MOS 트랜지스터의 게이트와 상기 제4의 제1 타입 MOS 트랜지스터의 게이트는 공통 접속되는 것을 특징으로 하는 지연 회로.