KR20050002070A - Fabricating method for trench isoaltion layer using pad polysilicon instead of pad nitride - Google Patents

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Abstract

PURPOSE: A method for forming a trench isolation layer of a semiconductor device is provided to prevent moat by using a pad polysilicon layer instead of a pad nitride layer. CONSTITUTION: A pad oxide layer(21), a pad polysilicon layer(22) and a photoresist pattern are sequentially stacked on a substrate(20). A trench is formed in the substrate. An isolation layer(27) is formed in the trench by filling an isolating layer in the trench and polishing. By blanket etching of the isolation layer and the pad oxide layer, the topology between an active region and the isolation layer is improved. Then, the pad polysilicon layer is removed.

Description

패드질화막 대신 패드폴리실리콘을 사용한 반도체 소자의 트렌치 소자분리막 형성방법{FABRICATING METHOD FOR TRENCH ISOALTION LAYER USING PAD POLYSILICON INSTEAD OF PAD NITRIDE}A method of forming a trench isolation layer for a semiconductor device using pad polysilicon instead of a pad nitride layer {FABRICATING METHOD FOR TRENCH ISOALTION LAYER USING PAD POLYSILICON INSTEAD OF PAD NITRIDE}

본 발명은 반도체 소자의 트렌치 소자분리막 형성방법에 관한 것으로 특히, 패드질화막 대신에 패드폴리실리콘을 사용하여 모우트를 방지한 발명이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a trench isolation layer for a semiconductor device, and more particularly, to prevent moot using pad polysilicon instead of a pad nitride film.

반도체 소자를 제조하는 경우, 소자를 전기적으로 분리시키기 위하여 소자분리막을 형성한다. 이러한 소자분리막을 형성하는 방법으로는 통상적으로 열산화막을 이용한 국부적 산화방법(Local Oxidation of Silicon : LOCOS)과 집적도에 유리한 트렌치(trench) 구조를 이용한 얕은 트렌치 소자분리막 형성방법(Shallow Trench Isolation : STI)이 많이 적용되고 있다.When fabricating a semiconductor device, an element isolation film is formed to electrically isolate the device. As a method of forming such a device isolation layer, a local trench method using a thermal oxide film (Local Oxidation of Silicon: LOCOS) and a shallow trench isolation method (STI) using a trench structure which is advantageous for integration are used. This is applied a lot.

그 중에서 열산화막 등을 이용한 로코스(LOCOS) 기법은, 반도체 소자의 디자인 룰(design rule)의 감소에 따른 필드 산화막의 열화와 같은 공정의 불안정 요인과, 버즈비크(bird's beak)에 따른 활성영역의 감소와 같은 문제점을 갖고 있기 때문에 이를 해결할 수 있는 소자분리 기술에 요구되었다.Among them, the LOCOS technique using a thermal oxide film has a process instability such as deterioration of a field oxide film due to a decrease in design rules of a semiconductor device, and an active region according to a bird's beak. Because of the problems such as the reduction of the required device isolation technology that can solve this problem.

이에 따라 대두된 기술이 얕은 트렌치 소자분리 기법(Shallow Trench Isolation : 이하, STI)이다. STI 기법은 반도체 기판에 트렌치를 형성하고, 트렌치 내부를 절연막으로 매립(gap-fill)함으로써 활성영역과 필드영역을 정의하는 소자분리 기법으로, 이러한 STI 기법은 초고집적 반도체 소자 제조 공정에의 적용이 유망한 기술이다.The emerging technology is the shallow trench isolation (STI). The STI technique is a device isolation technique that defines an active region and a field region by forming a trench in a semiconductor substrate and gap-filling the inside of the trench with an insulating film. The STI technique is not applicable to an ultra-high density semiconductor device manufacturing process. It is a promising technology.

디램 메모리 소자 제조공정 중에서 이러한 STI 공정은 게이트 전극 형성공정과 더불어 트랜지스터의 전기적 특성에 매우 많은 영향을 끼치는 공정이기 때문에 궁극적으로 디램 소자의 성능을 좌우하는 중요한 요소 중의 하나라고 알려져 있다.Among the DRAM memory device manufacturing processes, the STI process is known to be one of the important factors that ultimately influence the performance of the DRAM device because the STI process has a great influence on the electrical characteristics of the transistor along with the gate electrode forming process.

도1a 내지 도1h를 참조하여 종래의 STI 형성공정을 설명하면 다음과 같다.Referring to FIGS. 1A to 1H, a conventional STI forming process will be described below.

먼저, 도1a 내지 도1b에 도시된 바와같이 반도체 기판(10) 상에 패드산화막(11)과 패드질화막(12) 및 감광막(13)을 차례로 형성한 다음, 노광/현상공정을 진행하여 소자분리막이 형성될 영역의 패드산화막(11)과 패드질화막(12)을 완전히 제거하는 패터닝 작업을 실시하여 반도체 기판(10)을 노출시킨다.First, as shown in FIGS. 1A to 1B, a pad oxide film 11, a pad nitride film 12, and a photoresist film 13 are sequentially formed on a semiconductor substrate 10, and then an exposure / development process is performed to form a device isolation film. The semiconductor substrate 10 is exposed by patterning to completely remove the pad oxide film 11 and the pad nitride film 12 in the region to be formed.

다음으로 도1c에 도시된 바와같이 패드질화막(12)을 식각마스크로 하여 반도체 기판(10)을 일정두께 식각하여 소자분리막이 매립될 트렌치(14)를 형성한다.Next, as shown in FIG. 1C, the semiconductor substrate 10 is etched by a predetermined thickness using the pad nitride layer 12 as an etching mask to form a trench 14 in which the device isolation layer is to be embedded.

이어서, 도1d에 도시된 바와같이 트렌치 측벽과 바닥의 실리콘 기판을 보호하기 위한 목적으로 일정두께의 실리콘 기판을 열산화법을 이용하여 산화시켜 트렌치의 표면을 따라 측벽산화막(15)을 형성한다.Subsequently, as shown in FIG. 1D, a silicon substrate having a predetermined thickness is oxidized by thermal oxidation for the purpose of protecting the silicon substrates of the trench sidewalls and the bottom to form a sidewall oxide film 15 along the surface of the trench.

이어서 측벽산화막(15) 상에 다시 일정두께의 얇은 라이너 질화막(16)을 화학기상증착(Chemical Vapor Deposition)법을 이용해 증착한다. 다음으로 라이너 질화막(16) 상에 다시 얇은 두께의 라이너 산화막(미도시)을 CVD 법으로 증착하면, 트렌치용 라이너가 형성된다.Subsequently, a thin liner nitride film 16 having a predetermined thickness is deposited on the sidewall oxide film 15 by chemical vapor deposition. Next, when a thin liner oxide film (not shown) is deposited on the liner nitride film 16 by CVD, a liner for trenches is formed.

이와같이 라이너를 사용하게 되면, 실리콘 기판에 응집된 스트레스가 감소하고, 소자 분리막에서 실리콘 기판으로의 도판트(dopant)들의 확산작용이 억제되는 등의 효과를 얻을 수 있어, 결국 소자의 리프레쉬 특성이 향상되는 것으로 알려져 있다.When the liner is used in this way, the stress agglomerated on the silicon substrate is reduced, and the diffusion action of the dopants from the device isolation film to the silicon substrate is suppressed, thereby improving the refresh characteristics of the device. It is known to become.

다음으로 HDP(High Density Plasma) 산화막, O3TEOS 막, APL(Advanced Planarization Layer) 등의 매립특성이 좋은 소자분리막(17)으로 트렌치를 매립한다.Next, the trench is filled with a device isolation film 17 having good embedding characteristics such as an HDP (High Density Plasma) oxide film, an O 3 TEOS film, and an Advanced Planarization Layer (APL).

다음으로 평탄화를 위한 화학기계연마(Chemical Mechanical Polishing : CMP)를 수행하면 하면 도1e에 도시된 바와같은 구조가 완성된다.Next, when chemical mechanical polishing (CMP) is performed for planarization, a structure as shown in FIG. 1E is completed.

이어서, 패드질화막(12)을 제거하기 위해 인산용액등을 이용한 습식식각 공정이 진행되는데, 이때의 오버에치(overetch)로 인해 라이너 질화막(16)이 활성영역 아래까지 소실된다. 이를 도1f에 A로 표시하였다.Subsequently, a wet etching process using a phosphate solution or the like is performed to remove the pad nitride layer 12. The overetching of the liner nitride layer 16 is lost to the bottom of the active region. This is indicated by A in FIG. 1F.

이후에 잔존한 패드산화막(11)을 제거하기위해 HF 용액 또는 BOE 용액 등을 이용한 습식식각이 진행되는데, 이러한 습식식각공정에서 라이너 질화막이 소실된 프로파일(porfile)을 따라 활성영역의 엣지부분에서 산화막 손실이 발생한다.Thereafter, wet etching using an HF solution or a BOE solution is performed to remove the remaining pad oxide film 11. In such a wet etching process, an oxide film is formed at an edge portion of an active region along a profile in which a liner nitride film is lost. Loss occurs.

결과적으로 도1g에 도시된 바와같이, 소자분리막의 높이가 활성영역의 높이보다 낮아지는 모우트(moat)가 발생하는데, 이러한 모우트는 후속 세정공정을 거치면서 더욱 깊게 형성되어 소자의 특성을 열화시키는 요인이 되고 있다.As a result, as shown in FIG. 1G, a moat occurs in which the height of the device isolation layer is lower than the height of the active region, which is formed deeper through a subsequent cleaning process to deteriorate the characteristics of the device. It is a factor.

또한, 도1e 내지 도1f에 도시된 바와같이 습식식각으로 잔존한 패드질화막(12)을 제거한 후에, 소자분리막과 활성영역과의 단차를 유효 필드높이(Effective Field Height : EFH)라고 부르는데, 이러한 EFH에 의해서도 소자의 특성이 열화되고 있다.Also, after removing the pad nitride film 12 remaining by wet etching as shown in FIGS. 1E to 1F, the step between the device isolation layer and the active region is called an effective field height (EFH). Also, the characteristics of the device are deteriorated.

즉, 메모리 소자에서는 데이터 보유시간(Data Retention Time)이 감소하는 단점이 있으며, 주변소자에서는 Hump 효과와 같은 단점이 있다.That is, the data retention time is reduced in the memory device, and the peripheral device has the disadvantage of a Hump effect.

도1g는 후속공정으로 게이트 폴리실리콘(18)을 증착하는 공정을 도시한 도면으로, 이러한 공정에서 모우트에 게이트 폴리실리콘이 잔류하게 되어(gate polysilicon residue 발생), 소자간의 브리지를 유발하거나 또는 임계전압을 감소시키는 단점으로 작용하였다.FIG. 1G illustrates a process of depositing gate polysilicon 18 in a subsequent process, in which a gate polysilicon remains in the moat in such a process, resulting in a bridge between devices or a critical It was a disadvantage in reducing the voltage.

본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 패드질화막 대신에 패드폴리실리콘을 사용함으로서 모우트를 억제한 반도체 소자의 트렌치 소자분리막 형성방법을 제공함을 그 목적으로 한다.Disclosure of Invention The present invention has been made in view of the above-described problems, and an object thereof is to provide a method for forming a trench isolation layer for a semiconductor device in which moat is suppressed by using pad polysilicon instead of a pad nitride film.

도1a 내지 도1h는 종래기술에 따른 반도체 소자의 트렌치 소자분리막 형성공정을 도시한 공정단면도,1A to 1H are cross-sectional views illustrating a process of forming a trench isolation layer in a semiconductor device according to the prior art;

도2a 내지 2h는 본 발명의 일실시예에 따른 반도체 소자의 트렌치 소자분리막 형성공정을 도시한 공정단면도.2A through 2H are cross-sectional views illustrating a process of forming a trench isolation layer in a semiconductor device in accordance with an embodiment of the present invention.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

20 : 기판20: substrate

21 : 패드산화막21: pad oxide film

22 : 패드폴리실리콘22: pad polysilicon

23 : 패드감광막23: pad photosensitive film

24 : 트렌치24: trench

25 : 측벽산화막25: sidewall oxide film

26 : 라이너 질화막26: liner nitride film

27 : 절연막27: insulating film

28 : 게이트 폴리실리콘28: gate polysilicon

상기한 목적을 달성하기 위한 본 발명은, 활성영역과 필드영역을 정의하는 트렌치 소자분리막 형성공정에 있어서, 반도체 기판 상에 패드산화막, 패드폴리실리콘 및 패드감광막을 적층형성 하는 단계; 상기 패드산화막, 패드폴리실리콘 및 패드감광막을 패터닝하여 상기 기판 상에 트렌치를 형성하는 단계; 소자분리막으로 상기 트렌치를 매립하고 화학기계연마를 수행하는 단계; 상기 소자분리막 및 상기패드산화막에 대한 전면에치벡 공정을 수행하여 활영역과 상기 소자분리막간의 단차를 감소시키는 단계; 및 상기 패드폴리실리콘을 제거하는 단계를 포함하여 이루어진다.According to another aspect of the present invention, there is provided a trench device isolation film forming process defining an active region and a field region, comprising: forming a pad oxide film, a pad polysilicon, and a pad photosensitive film on a semiconductor substrate; Patterning the pad oxide film, the pad polysilicon, and the pad photoresist to form a trench on the substrate; Filling the trench with an isolation layer and performing chemical mechanical polishing; Reducing the step between the active region and the device isolation layer by performing an entire surface etching process on the device isolation layer and the pad oxide layer; And removing the pad polysilicon.

본 발명은 반도체 소자의 트렌치 소자분리막 형성방법에 관한 것으로, 특히 패드질화막 대신에 패드폴리실리콘을 사용하며, 화학기계공정이후에, 산화막을 에치벡공정을 적용하여 EFH를 낮춘 후에, 일련의 공정을 진행함으로써 모우트를 제거하고 EFH를 낮춘 트렌치 소자분리막 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a trench isolation layer for a semiconductor device. In particular, pad polysilicon is used in place of a pad nitride film. After the chemical mechanical process, an oxide film is applied to the Etchbeck process to lower the EFH, and then a series of processes are performed. The present invention relates to a method of forming a trench isolation layer in which a moat is removed and an EFH is reduced by proceeding.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention.

도2a 내지 도2h는 본 발명의 일실시예에 따른 반도체 소자의 형성방법을 도시한 공정단면도로서 이를 참조하며 설명한다.2A to 2H will be described with reference to the process cross-sectional view showing a method of forming a semiconductor device according to an embodiment of the present invention.

즉, 도2a 내지 도2b에 도시된 바와같이 반도체 기판(20) 상에 패드산화막(21)과 패드폴리실리콘(22) 및 패드감광막(23)을 차례로 형성한 다음, 노광/현상공정을 진행하여 소자분리막이 형성될 영역의 패드산화막(21)과 패드폴리실리콘(22)을 완전히 제거하는 패터닝 작업을 실시하여 반도체 기판(20)을 노출시킨다.2A to 2B, the pad oxide film 21, the pad polysilicon 22, and the pad photosensitive film 23 are sequentially formed on the semiconductor substrate 20, and then the exposure / development process is performed. The semiconductor substrate 20 is exposed by patterning to completely remove the pad oxide film 21 and the pad polysilicon 22 in the region where the device isolation film is to be formed.

다음으로 도2c에 도시된 바와같이 패드감광막(23)과 패드폴리실리콘(22)을식각마스크로 하여 반도체 기판(20)을 일정두께 식각하여 소자분리막이 매립될 트렌치(24)를 형성한다.Next, as shown in FIG. 2C, the semiconductor substrate 20 is etched by a predetermined thickness using the pad photoresist film 23 and the pad polysilicon 22 as an etch mask to form a trench 24 in which the device isolation film is to be embedded.

다음으로 도2d에 도시된 바와같이 트렌치 측벽과 바닥의 실리콘 기판을 보호하기 위한 목적으로 일정두께의 실리콘 기판을 열산화법을 이용하여 산화시켜 트렌치의 표면을 따라 측벽산화막(25)을 형성한다.Next, as shown in FIG. 2D, a silicon substrate having a predetermined thickness is oxidized by thermal oxidation for the purpose of protecting the silicon sidewalls of the trench sidewalls and the bottom to form a sidewall oxide film 25 along the surface of the trench.

이어서, 측벽산화막(25) 상에 일정두께의 얇은 라이너 질화막(26)을 화학기상증착법을 이용하여 증착하고 다시 라이너 질화막 상에 얇은 두께의 라이너 산화막(미도시)을 형성하면 트렌치용 라이너가 형성된다.Subsequently, a thin liner nitride film 26 having a predetermined thickness is deposited on the sidewall oxide film 25 by chemical vapor deposition, and a thin liner oxide film (not shown) is formed on the liner nitride film to form a liner for trenches. .

이와같이 라이너 질화막을 사용하게 되면, 실리콘 기판에 응집된 스트레스가 감소하고, 소자 분리막에서 실리콘 기판으로의 도판트(dopant)들의 확산작용이 억제되는 등의 효과를 얻을 수 있어, 결국 소자의 리프레쉬 특성이 향상되는 것으로 알려져 있다.When the liner nitride film is used in this way, the stress agglomerated on the silicon substrate is reduced, and the diffusion action of the dopants from the device isolation film to the silicon substrate is suppressed. Thus, the refresh characteristics of the device are reduced. It is known to improve.

다음으로 HDP(High Density Plasma) 산화막, O3TEOS 막, APL(Advanced Planarization Layer) 등의 매립특성이 좋은 소자분리막(27)으로 트렌치를 매립한다.Next, the trench is filled with a device isolation film 27 having good embedding characteristics such as an HDP (High Density Plasma) oxide film, an O 3 TEOS film, and an Advanced Planarization Layer (APL).

다음으로 평탄화를 위한 화학기계연마(Chemical Mechanical Polishing : CMP)를 수행하면 하면 도2e에 도시된 바와같은 구조가 완성된다.Next, when chemical mechanical polishing (CMP) is performed for planarization, a structure as shown in FIG. 2E is completed.

이어서 종래기술과 달리 본 발명의 일실시예서는, 산화막에 대한 에치백 공정을 진행하여 유효 필드 높이(Effective Field Height : EFH)를 낮추어 주었다.Subsequently, unlike the prior art, one embodiment of the present invention lowers the effective field height (EFH) by performing an etch back process on the oxide film.

이와같은 산화막 에치벡 공정이 수행된 이후의 모습을 도2f에 도시하였는데, 도2f를 참조하면 종래기술에 비해 EFH가 낮아졌음을 알 수 있다.Figure 2f shows the state after the oxide film etchbeck process is performed, referring to Figure 2f it can be seen that the EFH is lower than in the prior art.

즉, 종래기술에 대한 도1f를 참조하면 패드질화막(12)이 습식식각되어 제거된 이후에 활성영역과 소자분리막 간의 단차가 매우 큼에 비하여 도2f를 참조하면, 산화막 에치백 이후에 활성영역과 소자분리막 간의 단차가 감소하였음을 알 수 있다.That is, referring to FIG. 1F of the related art, the step between the active region and the device isolation layer after the pad nitride layer 12 is wet-etched and removed is very large. It can be seen that the level difference between the device isolation layers is reduced.

다음으로 도2g에 도시된 바와같이 패드폴리실리콘을 건식식각하여 제거하면, 활성영역의 엣지부분에서 모우트가 발생하지 않고 있음을 알 수 있다.Next, as shown in FIG. 2G, when the pad polysilicon is removed by dry etching, it can be seen that no moat occurs at the edge portion of the active region.

다음으로 도2h에 도시된 바와같이 게이트 폴리실리콘(28)을 증착하고 이를 패턴닝하여 게이트 전극을 형성한다. 이때 본 발명의 일실시예에서는 활성영역의 엣지부분에 모우트가 발생하지 않으므로 폴리실리콘 잔류막의 발생이 억제되며, 또한 유효 필드 높이 또한 감소하였기 때문에 데이터 보유시간 및 Hump 효과 등에 대해서 소자특성이 향상된다.Next, as shown in FIG. 2H, gate polysilicon 28 is deposited and patterned to form a gate electrode. At this time, in one embodiment of the present invention, since no moat is generated in the edge portion of the active region, the generation of the polysilicon residual film is suppressed and the effective field height is also reduced, thereby improving device characteristics with respect to data retention time and Hump effect. .

이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.As described above, the present invention is not limited to the above-described embodiments and the accompanying drawings, and the present invention may be variously substituted, modified, and changed without departing from the spirit of the present invention. It will be apparent to those of ordinary skill in the art.

본 발명을 반도체 소자의 제조에 적용하면, 모우트를 방지할 수 있으며, 또한 소자분리막과 활성영역과의 단차인 EFH 를 낮출수 있어 데이터 보유시간의 증가 와 Hump 특성을 향상시킬 수 있다.When the present invention is applied to the manufacture of semiconductor devices, it is possible to prevent the moat, and to lower the EFH, which is a step difference between the device isolation layer and the active region, to increase the data retention time and improve the Hump characteristics.

Claims (2)

활성영역과 필드영역을 정의하는 트렌치 소자분리막 형성공정에 있어서,In the trench isolation layer forming step of defining an active region and a field region, 반도체 기판 상에 패드산화막, 패드폴리실리콘 및 패드감광막을 적층형성 하는 단계;Stacking a pad oxide film, a pad polysilicon, and a pad photoresist film on a semiconductor substrate; 상기 패드산화막, 패드폴리실리콘 및 패드감광막을 패터닝하여 상기 기판 상에 트렌치를 형성하는 단계;Patterning the pad oxide film, the pad polysilicon, and the pad photoresist to form a trench on the substrate; 소자분리막으로 상기 트렌치를 매립하고 화학기계연마를 수행하는 단계;Filling the trench with an isolation layer and performing chemical mechanical polishing; 상기 소자분리막 및 상기 패드산화막에 대한 전면에치벡 공정을 수행하여 활성영역과 상기 소자분리막간의 단차를 감소시키는 단계; 및Reducing the step between the active region and the device isolation layer by performing an entire surface etching process on the device isolation layer and the pad oxide layer; And 상기 패드폴리실리콘을 제거하는 단계Removing the pad polysilicon 를 포함하는 반도체 소자의 트렌치 소자분리막 형성방법.Trench device isolation film forming method of a semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 트렌치를 형성하는 단계는,Forming the trench, 트렌치 측벽에 형성된 라이너 질화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.And forming a liner nitride film formed on the trench sidewalls.
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