KR20040110315A - Method of forming gate oxide layer in semiconductor device - Google Patents

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Abstract

PURPOSE: A method for forming a gate oxide layer of a semiconductor device is provided to be capable of minimizing the topology between high-voltage and low-voltage gate oxide layers with different thickness. CONSTITUTION: First, second and third insulating layers are sequentially formed on a substrate(10) defined by a low-voltage region(LVR) and a high-voltage region(HVR). The third, second and first insulating layer of the high-voltage region are sequentially removed. By first cleaning of the resultant structure, the third insulating layer of the low-voltage region is removed and the substrate of the high-voltage region is simultaneously recessed. A high-voltage gate oxide layer(18c) is formed at the high-voltage region. The second insulating layer of the low-voltage region is removed. By second cleaning of the resultant structure, the first insulating layer of the low-voltage region is removed and the high-voltage gate oxide layer is partially recessed. A low-voltage gate oxide layer(20) is formed at the low-voltage region, and the recessed high-voltage gate oxide layer is additionally oxidized.

Description

반도체소자의 게이트 산화막 형성방법{Method of forming gate oxide layer in semiconductor device}Method of forming gate oxide layer in semiconductor device

본 발명은 반도체 소자의 게이트 산화막 형성방법에 관한 것으로, 더욱 상세하게는 플래시 메모리소자의 고전압용 트랜지스터 및 저전압용 트랜지스터 각각에 형성되는 게이트 산화막의 형성방법에 관한 것이다.The present invention relates to a method of forming a gate oxide film of a semiconductor device, and more particularly, to a method of forming a gate oxide film formed in each of a high voltage transistor and a low voltage transistor of a flash memory device.

플래시 메모리소자(Flash memory device)는 터널링(tunneling)에 의해 데이터를 저장 및 소거하는 셀 트랜지스터가 구비된 셀 영역과 이 셀 트랜지스터의 구동을 위한 주변회로부로 구성되어 있다. 주변회로부에는 저전압이 인가되는 저전압 트랜지스터가 구비되는 저전압영역(Low voltage region: LVR)과, 터널링시 필요한 20V 정도의 고전압에 내성을 가진 고전압 트랜지스터가 구비되는 고전압영역(High voltage region: HVR)등으로 분리된다. 이 고전압 트랜지스터의 경우, 고전압의 내성을 가지기 위해서는 300Å정도의 두꺼운 게이트 산화막을 필요로 한다.A flash memory device includes a cell region including a cell transistor for storing and erasing data by tunneling and a peripheral circuit portion for driving the cell transistor. The peripheral circuit section includes a low voltage region (LVR) including a low voltage transistor to which a low voltage is applied, and a high voltage region (HVR) including a high voltage transistor that is resistant to a high voltage of about 20V required for tunneling. Are separated. In the case of this high voltage transistor, a thick gate oxide film of about 300 kV is required to have high voltage immunity.

상기와 같이 구분 정의된 영역에 게이트 산화막을 형성하는 공정을 대략적으로 설명하면, 다음과 같다.The process of forming the gate oxide film in the region defined as described above will be described as follows.

우선, 반도체 기판 상부 전면에 두께가 두꺼운 고전압 트랜지스터의 게이트 산화막(이하는 '고전압용 게이트산화막'이라 칭함)을 성장시킨다. 이어, 저전압영역만 노출되도록 하는 패턴을 고전압영역에 형성하고, 이 패턴을 마스크로 식각하여 저전압영역에 형성된 고전압용 게이트산화막을 제거한 후, 저전압영역에 고전압용 게이트산화막보다 두께가 얇은 저전압 트랜지스터의 게이트산화막(이하는 '저전압용 게이트산화막'이라 칭함)을 성장시킨다.First, a thick gate oxide film (hereinafter, referred to as a 'high voltage gate oxide film') is grown on the entire upper surface of the semiconductor substrate. Subsequently, a pattern is formed in the high voltage region to expose only the low voltage region, and the pattern is etched with a mask to remove the high voltage gate oxide film formed in the low voltage region. An oxide film (hereinafter referred to as a "low voltage gate oxide film") is grown.

그러나, 이와 같이 서로 상이한 두께의 게이트 산화막들은 표면이 서로 다른 단차를 가지는 것이 용이하게 되고, 이후 증착되는 막질에도 게이트 산화막들의 표면단차가 그대로 전달된다. 그리고 상기 표면단차를 가진 막질에 자기정렬- 쉘로우트렌치(self-align shallow trench)소자분리공정이 적용될 경우, 화학적 기계적 연마(chemical mechanical polishing: 이하는 'CMP공정' 이라 칭함)공정 후에는 평탄화 균일성이 저하되는 문제점이 있다.However, as described above, gate oxide films having different thicknesses may easily have different steps, and the surface steps of the gate oxide films may be transferred to the deposited film. In addition, when a self-align shallow trench device isolation process is applied to the film having the surface level difference, the planarization uniformity after the chemical mechanical polishing process (hereinafter referred to as the CMP process). There is a problem of this deterioration.

상술한 문제점을 해결하기 위한 본 발명의 목적은 플래시 메모리소자의 고전압용 트랜지스터에 형성되는 고전압용 게이트 산화막과 저전압용 트랜지스터에 형성되는 저전압용 게이트 산화막의 표면단차를 최소화하여 평탄한 표면을 갖도록 하는 반도체소자의 게이트 산화막 형성방법을 제공함에 있다.An object of the present invention for solving the above problems is to minimize the surface step of the high voltage gate oxide film formed in the high voltage transistor of the flash memory device and the low voltage gate oxide film formed in the low voltage transistor semiconductor device to have a flat surface A method of forming a gate oxide film is provided.

도 1 내지 도 8은 본 발명의 바람직한 일 실시예인 반도체 소자의 게이트 산화막 형성방법을 설명하기 위하여 도시한 단면도이다.1 to 8 are cross-sectional views illustrating a method of forming a gate oxide film of a semiconductor device according to an exemplary embodiment of the present invention.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

10: 반도체 기판 12: 패드 산화막10 semiconductor substrate 12 pad oxide film

14: 제1 패드질화막 16: 버퍼 산화막14: first pad nitride film 16: buffer oxide film

18: 고전압용 게이트산화막 20: 저전압용 게이트산화막18: high voltage gate oxide film 20: low voltage gate oxide film

22: 폴리실리콘막 24: 제2 패드질화막22: polysilicon film 24: second pad nitride film

26: 자기정렬 쉘로우 트렌치 소자분리막26: self-aligned shallow trench isolation layer

상술한 목적을 달성하기 위한 본 발명의 사상은 저전압용 트랜지스터가 형성되는 저전압 영역과, 고전압용 트랜지스터가 형성되는 고전압영역이 정의된, 반도체 기판 상부 전면에 제1 절연막, 제2 절연막 및 제3 절연막을 순차적으로 형성하는 단계, 상기 반도체 기판의 고전압영역에 형성된 제3 절연막, 제2 절연막 및 제1 절연막을 순차적으로 제거하는 단계, 상기 결과물 전면에 제1 세정공정을 수행하여, 상기 저전압영역의 제3 절연막을 제거하면서 동시에 상기 고전압영역의 반도체 기판이 소정깊이만큼 리세스(recess)되게 하는 단계, 상기 고전압영역에 고전압용 게이트산화막을 형성하는 단계, 상기 저전압영역에 형성된 제2 절연막을 제거하는 단계, 상기 결과물 전면에 제2 세정공정을 수행하여, 상기 저전압영역의 제1 절연막을 제거하면서 동시에 상기 고전압용 게이트 산화막이 소정깊이만큼 리세스되게 하는 단계, 및 상기 저전압용 게이트산화막 형성공정을 수행하여, 상기 저전압영역에 저전압용 게이트산화막을 형성하고, 상기 소정깊이만큼 리세스된 고전압용 게이트산화막을 추가적으로 산화시키는 단계를 포함한다.The present invention for achieving the above object is the first insulating film, the second insulating film and the third insulating film on the upper surface of the semiconductor substrate, the low voltage region in which the low voltage transistor is formed and the high voltage region in which the high voltage transistor is formed is defined. Sequentially forming; sequentially removing the third insulating film, the second insulating film, and the first insulating film formed in the high voltage region of the semiconductor substrate; and performing a first cleaning process on the entire surface of the resultant, Removing the insulating film and simultaneously recessing the semiconductor substrate in the high voltage region by a predetermined depth; forming a high voltage gate oxide film in the high voltage region; and removing the second insulating film formed in the low voltage region Performing a second cleaning process on the entire surface of the resultant to remove the first insulating film in the low voltage region Performing a step of allowing the high voltage gate oxide film to be recessed by a predetermined depth and forming the low voltage gate oxide film to form a low voltage gate oxide film in the low voltage region, and the high voltage gate oxide film recessed by the predetermined depth. Further oxidizing.

상기 제1 절연막은 상기 반도체 기판을 이루는 실리콘 결정결함의 억제 또는 실리콘 결정의 표면처리를 위해 형성되며, 750 ~ 800℃의 온도범위 내에서 30~ 50Å의 두께로 건식 또는 습식 산화공정에 의해 산화막으로 형성하는 것이 바람직하고, 상기 제2 절연막은 상기 제1 세정공정시 상기 저전압영역의 하부막질들이 손상되는 것을 최소화하기 위해 형성하며, 300~ 500Å정도의 두께로 저압화학기상증착법에 의해 질화막으로 형성하는 것이 바람직하고, 상기 제3 절연막은 상기 제2 절연막에 대한 제거가 용이하도록 하기 위해 형성하고, 저압화학기상증착법(LP-CVD)에 의해 50~ 250Å정도의 두께로 형성하고, SiH4(monosilane; MS)를 소스로 한 HTO(High temperature oxide)막, SiH2Cl2(DichloroSilane; DCS)를 소스로 한 HTO막 및 TEOS(tetra ethyl ortho silicate) 산화막 중 어느 하나로 형성하는 것이 바람직하다.The first insulating film is formed to suppress silicon crystal defects or surface treatment of silicon crystals constituting the semiconductor substrate, and is formed into an oxide film by a dry or wet oxidation process at a thickness of 30 to 50 kPa within a temperature range of 750 to 800 ° C. Preferably, the second insulating film is formed to minimize damage of the lower film quality of the low voltage region during the first cleaning process, and is formed of a nitride film by a low pressure chemical vapor deposition method with a thickness of about 300 to 500 kV. Preferably, the third insulating film is formed to facilitate removal of the second insulating film, and is formed to a thickness of about 50 to 250 kPa by low pressure chemical vapor deposition (LP-CVD), and SiH 4 (monosilane; MS) a High temperature oxide (HTO in the source) film, SiH 2 Cl 2 (DichloroSilane; DCS) forming by any of a HTO film and the TEOS (tetra ethyl ortho silicate) oxide as a source It is preferable.

상기 제3, 제2 및 제1 절연막의 제거는 BOE(Buffer oxide Etchant)와 H3PO4용액을 소스로 이용한 산화막/질화막 딥아웃(dip out)을 통해 수행되는 것이 바람직하고, 상기 제1 세정공정은 H2SO4와 H2O2가 소정비율로 혼합된 세정용액, NH4OH, H2O2및 H2O가 소정비율로 혼합된 세정용액, HF와 H2O가 소정비율로 혼합된 세정용액 및 NH4F와 HF가 소정 비율로 혼합된 세정용액 중 어느 하나로 수행되는 것이 바람직하고, 상기 고전압용 게이트산화막은 750~ 850℃의 온도범위 내에서 건식 또는 습식산화공정을 진행한 후 900~ 910℃온도범위에서 N2가스를 이용하여 20~ 30분간 어닐링공정을 수행하여 500~ 700Å두께로 형성되는 것이 바람직하고, 상기 제2 세정공정은 HF와 H2O가 50: 1 또는 100: 1의 비율로 혼합된 제1 혼합용액과 NH4OH, H2O2및 H2O가 소정 비율로 혼합된 제2 혼합용액이 소정 비율로 혼합된 세정용액에 의해 수행되는 것이 바람직하고, 상기 저전압용 게이트산화막은 750~ 850℃의 온도범위 내에서 건식 또는 습식산화공정을 진행한 후 900~ 910℃의 온도범위에서 N2가스를 이용하여 20~ 30분간 어닐링공정을 수행하여 70~ 100Å두께로 형성되는 것이 바람직하다.The removal of the third, second and first insulating layers is preferably performed through an oxide / nitride dip out using BOE (Buffer oxide Etchant) and H 3 PO 4 solution as a source, and the first cleaning. The process includes a cleaning solution in which H 2 SO 4 and H 2 O 2 are mixed in a predetermined ratio, a cleaning solution in which NH 4 OH, H 2 O 2 and H 2 O are mixed in a predetermined ratio, and HF and H 2 O in a predetermined ratio. Preferably, the mixed cleaning solution and the cleaning solution in which NH 4 F and HF are mixed at a predetermined ratio are used. The high-voltage gate oxide film is subjected to a dry or wet oxidation process within a temperature range of 750 to 850 ° C. After the annealing process using N 2 gas in the 900 ~ 910 ℃ temperature range for 20 to 30 minutes is preferably formed to a thickness of 500 ~ 700Å, the second cleaning process is HF and H 2 O is 50: 1 or 2 the first mixed solution and a NH 4 OH, H 2 O 2 and H 2 O in a ratio of 1 are mixed in a predetermined ratio: 100 Preferably, the solution is performed by a cleaning solution mixed in a predetermined ratio, and the low voltage gate oxide film is subjected to a dry or wet oxidation process within a temperature range of 750 to 850 ° C., at a temperature range of 900 to 910 ° C. The annealing process is performed for 20 to 30 minutes using N 2 gas, and is preferably formed to a thickness of 70 to 100 mm 3.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 따라서, 도면에서의 막의 두께 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한 어떤 막이 다른 막 또는 반도체기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, but the scope of the present invention should not be construed as being limited by the embodiments described below. Embodiments of the present invention are provided to more fully describe the present invention to those skilled in the art. Accordingly, the thickness of the film and the like in the drawings are exaggerated for clarity, and the elements denoted by the same reference numerals in the drawings mean the same elements. In addition, when a film is described as being on or in contact with another film or semiconductor substrate, the film may be in direct contact with the other film or semiconductor substrate, or a third film is interposed therebetween. It may be done.

도 1 내지 도 8은 본 발명의 바람직한 일 실시예인 반도체소자의 게이트 산화막 형성방법을 설명하기 위하여 도시한 단면도들이다.1 to 8 are cross-sectional views illustrating a method of forming a gate oxide film of a semiconductor device according to an embodiment of the present invention.

도 1을 참조하면, 실리콘재질로 이루어진 반도체 기판(10) 전면 상부에 패드산화막(12), 제1 패드질화막(14) 및 버퍼 산화막(16)을 순차적으로 형성한다. 이때, 상기 반도체 기판(10)은 고전압영역(HVR)과 저전압영역(LVR) 및 셀 영역(cell region: CR)으로 구분 정의되어 있고, 각 영역에 적합한 트랜지스터가 선택적으로 형성될 수 있다. 상기 패드 산화막(12)이 형성되기 전, 반도체 기판(10)에 대한 전처리 세정공정이 수행되는 데, 이는 DHF(Diluted HF)와 SC-1(NH4OH/H2O2/H2O)용액이 혼합된 세정용액 또는 BOE(Buffer Oxide Etchant)와 SC-1(NH4OH/H2O2/H2O)용액이 혼합된 세정용액 중 선택하여 진행된다. 이와 같은 세정공정이 진행된 반도체 기판(10) 상부에 형성된 패드산화막(12)은 반도체 기판(10)을 이루는 실리콘 결정결함의 억제 또는 실리콘 결정의 표면처리하고, 이후 형성될 막질과의 이상반응을 방지하기 위해 형성되며, 이는 750 ~ 800℃의 온도범위 내에서 30~ 50Å의 두께로 건식 또는 습식 산화공정에 의해 형성된다. 상기 패드산화막(12)에 이어 형성된 제1 패드질화막(14)은 이후 수행되는 자연 산화막의 제거 및 버퍼 산화막의 제거를 위한 세정공정시 하부막질들의 손상을 최소화하기 위해 형성된다. 이 제1 패드질화막(14)은 300~ 500Å정도의 두께로 저압화학기상증착법(low pressure chemical vapor deposition; LPCVD)에 의해 형성된다. 이때, 상기 패드 산화막(12)의 두께와 제1 패드질화막(14)의 두께 비율이 1:10~ 1:16을 유지하도록 하여, 이후 수행될 공정으로 인해 상기 패드 산화막(12)의 주변부가 확산하여 소자가 형성될 활성영역을 줄이는 버즈빅(bird's beak)현상을 최소화할 수 있도록 한다. 제1 패드질화막(14) 상부에 형성된 버퍼 산화막(16)은 하부에 증착된 제1 패드질화막(14)에 대한 제거시 이를 용이하도록 하기 위해 형성되고, 이는 저압화학기상증착법(LP-CVD)에 의해 50~ 250Å정도의 두께로 형성하는 것이 바람직하며, SiH4(monosilane; MS)를 소스로 한 HTO(High temperature oxide)막, SiH2Cl2(DichloroSilane; DCS)를 소스로 한 HTO막 및 TEOS(tetra ethyl ortho silicate) 산화막으로 형성된다.Referring to FIG. 1, a pad oxide film 12, a first pad nitride film 14, and a buffer oxide film 16 are sequentially formed on an entire surface of a semiconductor substrate 10 made of a silicon material. In this case, the semiconductor substrate 10 is divided into a high voltage region HVR, a low voltage region LVR, and a cell region CR, and a transistor suitable for each region may be selectively formed. Before the pad oxide film 12 is formed, a pretreatment cleaning process for the semiconductor substrate 10 is performed, which is performed by diluted HF (DHF) and SC-1 (NH 4 OH / H 2 O 2 / H 2 O). The solution is mixed with a washing solution or BOE (Buffer Oxide Etchant) and SC-1 (NH 4 OH / H 2 O 2 / H 2 O) solution. The pad oxide film 12 formed on the semiconductor substrate 10 subjected to the cleaning process as described above suppresses silicon crystal defects or surface treatment of silicon crystals constituting the semiconductor substrate 10 and prevents abnormal reaction with the film quality to be formed thereafter. It is formed to, which is formed by a dry or wet oxidation process to a thickness of 30 ~ 50Å within a temperature range of 750 ~ 800 ℃. The first pad nitride layer 14 formed after the pad oxide layer 12 is formed in order to minimize damage to the underlying layers during the cleaning process for the removal of the natural oxide layer and the removal of the buffer oxide layer. The first pad nitride film 14 is formed by low pressure chemical vapor deposition (LPCVD) to a thickness of about 300 to 500 kPa. At this time, the thickness ratio of the pad oxide film 12 and the thickness of the first pad nitride film 14 is maintained at 1:10 to 1:16, so that the peripheral portion of the pad oxide film 12 is diffused due to a process to be performed later. By minimizing the bird's beak phenomenon that reduces the active area in which the device will be formed. The buffer oxide layer 16 formed on the first pad nitride layer 14 is formed to facilitate the removal of the first pad nitride layer 14 deposited on the lower side, which is subjected to low pressure chemical vapor deposition (LP-CVD). It is desirable to form a thickness of about 50 ~ 250Å, HTO (High temperature oxide) film sourced from SiH 4 (monosilane (MS)), HTO film sourced from SiH 2 Cl 2 (DichloroSilane; DCS) and TEOS (tetra ethyl) ortho silicate) oxide film.

도 2를 참조하면, 상기 고전압 영역(HVR)이 노출되도록 상기 결과물 상부에 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴을 식각마스크로 습식식각공정을 수행하면 반도체 기판(10)의 고전압영역(HVR) 상부에 형성된 버퍼 산화막(16), 제1 패드질화막(14) 및 패드 산화막(12)이 순차적으로 제거되어 반도체 기판(10)의 고전압영역(HVR) 표면만이 오픈된다. 이때, 상기 습식식각공정은 BOE(Buffer oxide Etchant)와 H3PO4용액을 소스로 이용한 산화막/질화막 딥아웃(dip out)을 통해 수행된다. 또한 고전압영역(HVR)만이 노출되도록 형성된 상기 포토레지스트 패턴(미도시)은 상기 산화막/질화막의 딥 아웃과 인시튜(in-situ)로 H2SO4를 사용한 패턴 스트립공정을 통해 제거된다.Referring to FIG. 2, when a photoresist pattern (not shown) is formed on the resultant to expose the high voltage region HVR, and a wet etching process is performed using the photoresist pattern as an etching mask, the semiconductor substrate 10 may be formed. The buffer oxide film 16, the first pad nitride film 14, and the pad oxide film 12 formed on the high voltage region HVR are sequentially removed to open only the surface of the high voltage region HVR of the semiconductor substrate 10. In this case, the wet etching process is performed through oxide / nitride dip out using BOE (Buffer oxide Etchant) and H 3 PO 4 solution as a source. In addition, the photoresist pattern (not shown) formed to expose only the high voltage region HVR is removed through a pattern strip process using H 2 SO 4 as a dip out and in-situ of the oxide / nitride layer.

도 3을 참조하면, 상기 반도체 기판의 저전압영역(LVR) 및 셀영역(CR)에 형성된 버퍼 산화막(16)의 제거 및 상기 결과물 전면에 형성된 자연산화막(미도시)의 제거가 동시에 수행되는 세정공정이 진행되고, 이어, 상기 고전압영역(HVR)에 형성되는 고전압용 트랜지스터의 게이트 산화막(18a)을 형성하는 공정이 진행된다. 이때, 상기 자연산화막 및 버퍼산화막(16)의 제거를 진행하는 세정공정은 H2SO4와 H2O2가 소정비율로 혼합된 세정용액, NH4OH, H2O2및 H2O가 소정비율로 혼합된 세정용액, HF와 H2O가 소정비율로 혼합된 세정용액 또는 NH4F와 HF가 소정 비율로 혼합된 세정용액 중 본 공정에 적합한 세정용액을 선택하여 수행된다. 이때, 상기 세정공정에 의해 반도체 기판(10)의 고전압 영역(HVR)에는 상기 세정용액에 의해 상기 반도체 기판(10)도 식각되어 소정깊이만큼 리세스(recess)되게 되며, 저전압 영역(LVR)에는 상기 버퍼 산화막(16)의 제거시 제1 패드질화막(16)의 보호에 의해 하부 막질들(패드 산화막, 반도체기판)의 손상이 방지된다. 상기와 같이 세정공정의 진행 후 반도체기판(10)의 높이가 낮아지도록 한 후 고전압용 게이트산화막(18a)을 형성하면 저전압용 게이트 산화막의 두께보다 두꺼운 고전압용 게이트산화막(18a)의 두께를 확보할 수 있고, 이들의 서로 다른 두께차로 인해 발생되는 표면단차를 최소화할 수 있게 된다. 상기 고전압용 게이트 산화막(18a)은 750~ 850℃의 온도범위 내에서 건식 또는 습식산화공정을 진행한 후 900~ 910℃온도범위에서 N2가스를 이용하여 20~ 30분간 어닐링공정을 수행하여 500~ 700Å두께로 형성되도록 한다. 이때, 고전압영역(HVR)에서 상기 낮아진 반도체 기판(10)의 높이와 형성된 고전압용 게이트 산화막(18a)의 두께는 54: 46의 비율로 형성되도록 한다. 이때, 형성된 고전압용 게이트 산화막(18a)의 두께는 소자 형성시 요구되는 두께보다 더 두껍게 증착되도록 하는 데, 이는 이후 수행되는 공정들에 의해 손상 및 제거되는 막질을 보상하기 위함이다. 상기 공정이 완료되면 고전압영역(HVR)에는 고전압용 게이트 산화막(18a)이, 저전압영역(LVR) 및 셀 영역(CR)에는 제1 패드질화막(14)이 노출된다.Referring to FIG. 3, a cleaning process is performed in which the buffer oxide layer 16 formed in the low voltage region LVR and the cell region CR of the semiconductor substrate and the natural oxide layer formed on the entire surface of the resultant are simultaneously removed. Next, the process of forming the gate oxide film 18a of the high voltage transistor formed in the high voltage region HVR is performed. At this time, the cleaning process for proceeding to remove the natural oxide film and the buffer oxide film 16 is H2SO4And H2O2Cleaning solution mixed at a predetermined ratio4OH, H2O2And H2Cleaning solution mixed with O at a predetermined ratio, HF and H2Cleaning solution or NH mixed with O4It is performed by selecting a cleaning solution suitable for this process among the cleaning solutions in which F and HF are mixed at a predetermined ratio. At this time, the semiconductor substrate 10 is also etched by the cleaning solution in the high voltage region HVR of the semiconductor substrate 10 by the cleaning process and recessed by a predetermined depth. When the buffer oxide layer 16 is removed, damage to the lower layers (pad oxide layer and semiconductor substrate) is prevented by the protection of the first pad nitride layer 16. After the cleaning process proceeds as described above, the height of the semiconductor substrate 10 is lowered, and then the high voltage gate oxide film 18a is formed. It is possible to minimize the surface step caused by their different thickness difference. The high voltage gate oxide film 18a is subjected to a dry or wet oxidation process within a temperature range of 750 ° C.220 to 30 minutes annealing process using gas to form a thickness of 500 ~ 700Å. In this case, the height of the lowered semiconductor substrate 10 and the thickness of the formed high voltage gate oxide film 18a in the high voltage region HVR are formed in a ratio of 54:46. At this time, the thickness of the formed high voltage gate oxide film 18a is to be deposited thicker than the thickness required for device formation, to compensate for the film quality damaged and removed by subsequent processes. When the process is completed, the high voltage gate oxide film 18a is exposed in the high voltage region HVR, and the first pad nitride film 14 is exposed in the low voltage region LVR and the cell region CR.

도 4를 참조하면, 상기 결과물의 저전압영역(LVR) 및 셀영역(CR)에 형성된 제1 패드질화막(14)을 제거하는 공정이 진행된다. 이 제1 패드질화막(14)의 제거는 H3PO4를 소스로 이용한 딥아웃에 의해 수행된다. 상기 공정이 완료되면 고전압영역(HVR)의 고전압용 게이트 산화막(18a)과 저전압영역(LVR) 및 셀영역(CR)의 패드 산화막(12)이 함께 노출된다.Referring to FIG. 4, a process of removing the first pad nitride layer 14 formed in the low voltage region LVR and the cell region CR is performed. Removal of the first pad nitride film 14 is H3PO4Is performed by a deepout using. When the process is completed, the high voltage gate oxide film 18a of the high voltage region HVR, the pad oxide film 12 of the low voltage region LVR, and the cell region CR are exposed together.

도 5를 참조하면, 상기 결과물 전면에 저전압용 게이트 산화막의 형성을 위한 세정공정이 진행된다. 이때, 진행되는 세정공정에 의해 상기 저전압 영역의 패드 산화막(12)은 제거되고 이와 동시에 상기 고전압영역(HVR)에 형성된 소정 깊이만큼의 고전압용 게이트 산화막이 제거되어, 패드산화막(12)이 제거된 저전압 영역(LVR)과 소정높이가 제거된 고전압용 게이트 산화막(18b)을 구비한 고전압영역(HVR)은 표면 단차가 없는 평탄한 표면상태가 된다. 즉, 이 세정공정은 딥 아웃보다 세정용액 또는 세정시간을 더 진행한 오버 딥 아웃으로 진행되어, 패드산화막(12)이 제거됨과 동시에 고전압용 게이트 산화막(18a)의 소정높이까지 제거되도록 세정공정이 진행된다. 이때, 수행하는 세정공정은 HF와 H2O가 50: 1 또는 100: 1의 비율로 혼합된 제1 혼합용액과 NH4OH, H2O2및 H2O가 소정 비율로 혼합된 제2 혼합용액이 소정 비율로 혼합된 세정용액에 의해 수행된다. 상기 공정이 완료되면 고전압영역(HVR)에는 소정높이가 제거된 고전압용 게이트 산화막(18b)이, 저전압영역(LVR) 및 셀영역(CR)에는 반도체 기판(10)이 함께 노출된다.Referring to FIG. 5, a cleaning process for forming a low-voltage gate oxide layer on the entire surface of the resultant is performed. At this time, the pad oxide film 12 in the low voltage region is removed by the ongoing cleaning process, and at the same time, the gate oxide film for the predetermined voltage formed in the high voltage region HVR is removed to remove the pad oxide film 12. The high voltage region HVR having the low voltage region LVR and the high voltage gate oxide film 18b from which the predetermined height is removed is in a flat surface state without a surface step. That is, the cleaning process proceeds to an over-deep out in which the cleaning solution or the cleaning time is further increased than the dip out, and the cleaning process is performed such that the pad oxide film 12 is removed and the high voltage gate oxide film 18a is removed to the predetermined height. Proceed. At this time, the cleaning process is carried out the first mixture of HF and H 2 O is mixed in a ratio of 50: 1 or 100: 1 and a second mixture of NH 4 OH, H 2 O 2 and H 2 O at a predetermined ratio The mixed solution is performed with the washing solution mixed in a predetermined ratio. When the above process is completed, the high voltage gate oxide film 18b having a predetermined height is removed in the high voltage region HVR, and the semiconductor substrate 10 is exposed together in the low voltage region LVR and the cell region CR.

도 6를 참조하면, 상기 저전압영역(LVR) 및 셀영역(CR)에 저전압용 게이트산화막(20)을 형성하는 공정이 진행된다. 상기 저전압용 게이트 산화막(20)의 형성조건은 750~ 850℃의 온도범위 내에서 건식 또는 습식산화공정을 진행한 후 900~ 910℃의 온도범위에서 N2가스를 이용하여 20~ 30분간 어닐링공정을 수행하여 70~ 100Å두께로 형성되도록 한다. 이때, 상기 고전압영역(HVR)에는 블로킹막(blocking layer)등이 형성되어 있지 않아 상기 저전압영역(LVR) 및 셀영역(CR)의 저전압용 게이트산화막(20) 형성시 상기 고전압영역(HVR)에도 동일한 공정조건에 노출되기 때문에 상기 고전압영역(HVR)에 형성된 고전압용 게이트 산화막(18b)이 추가로 산화되어, 고전압용 게이트산화막(18c)이 형성된 고전압영역(HVR)과 저전압용 게이트산화막(20)이 형성된 저전압영역(LVR) 및 셀영역(CR)의 표면은 평탄한 상태를 확보하게 된다. 따라서 상기 평탄한 표면 상태가 이후 수행된 저전압용 게이트 산화막 (20) 형성공정에도 그대로 유지될 수 있게 된다. 이어, 상기 형성된 저전압용 게이트산화막(20) 및 추가 산화된 고전압용 게이트 산화막(18c)의 특성을 향상시킬 수 있도록 하기 위해, 상기 형성된 저전압용 게이트산화막(20)에 N2O 가스를 1~ 10slm흘리면서 900~ 950℃ 온도범위내에서 어닐링(annealing)공정을 진행한다.Referring to FIG. 6, a process of forming a low voltage gate oxide film 20 in the low voltage region LVR and the cell region CR is performed. The low voltage gate oxide film 20 is formed under a dry or wet oxidation process within a temperature range of 750 ° C. to 850 ° C., followed by an annealing process for 20 to 30 minutes using N 2 gas at a temperature range of 900 ° C. to 910 ° C. Perform to form a thickness of 70 ~ 100Å. In this case, a blocking layer or the like is not formed in the high voltage region HVR, so that the low voltage gate oxide layer 20 of the low voltage region LVR and the cell region CR is formed in the high voltage region HVR. The high voltage gate oxide film 18b formed in the high voltage region HVR is further oxidized because it is exposed to the same process conditions, so that the high voltage region HVR and the low voltage gate oxide film 20 having the high voltage gate oxide film 18c are formed. The surface of the formed low voltage region LVR and the cell region CR is secured. Therefore, the flat surface state can be maintained in the process of forming the gate oxide film 20 for low voltage which is performed later. Subsequently, in order to improve characteristics of the formed low voltage gate oxide film 20 and the additionally oxidized high voltage gate oxide film 18c, 1 to 10 slm of N 2 O gas is formed on the formed low voltage gate oxide film 20. The annealing process is carried out within the temperature range of 900 ~ 950 ℃ while flowing.

도 7을 참조하면, 상기 평탄한 표면을 갖는 상기 결과물 상부 전면에 폴리실리콘막(22)과 제2 패드질화막(24)이 순차적으로 형성되는 공정이 진행된다. 상기 폴리실리콘막(22)은 500~ 550℃사이의 온도범위에서 0.1~ 3 torr의 낮은 압력, SiH4또는 Si2H6과 같은 Si 소스가스와 PH3가스분위기에서 도프드 비정질실리콘(doped Poly Silcon)막을 250~ 500Å정도의 두께로 증착한다. 또한, 제2 패드질화막(24)은 LP-CVD법에 의해 900~ 2000Å정도로 증착된다. 상기 폴리실리콘막(22) 및 제2 패드질화막(24)의 증착시에도 상기 평탄화된 표면상태가 유지되기 때문에 고전압영역(HVR)과 저전압영역(LVR)의 표면 단차가 없도록 평탄화된 표면상태가 계속 유지된다.Referring to FIG. 7, the polysilicon layer 22 and the second pad nitride layer 24 are sequentially formed on the entire upper surface of the resultant surface having the flat surface. The polysilicon film 22 is a low pressure of 0.1 to 3 torr in the temperature range between 500 ~ 550 ℃, Si source gas, such as SiH 4 or Si 2 H 6 and doped amorphous silicon (doped Poly) in the PH 3 gas atmosphere Silcon) is deposited to a thickness of about 250 ~ 500Å. In addition, the second pad nitride film 24 is deposited at about 900 to 2000 mW by the LP-CVD method. Since the planarized surface state is maintained even when the polysilicon layer 22 and the second pad nitride layer 24 are deposited, the planarized surface state continues so that there is no surface step between the high voltage region HVR and the low voltage region LVR. maintain.

도 8을 참조하면, 상기 결과물 상부에 자기정렬- 쉘로우 트렌치(self-align shallow trench)소자분리막을 정의하는 포토레지스트 패턴(미도시)을 상기 제2 패드질화막(24) 상부에 형성하고, 상기 포토레지스트 패턴을 마스크로 식각공정을 수행하면, 자기정렬- 쉘로우 트렌치(25)가 형성된다. 이어, 자기정렬- 쉘로우 트렌치(25) 표면에 형성된 자연산화막을 제거하기 위해 전처리 세정공정이 실시되고, 상기 트렌치(25) 내부에 갭필 특성이 우수한 HDP(High Density plasma)산화막이 채워지도록 증착한 후 상기 제2 패드 질화막(24)이 노출될 때까지 CMP등의 평탄화 공정을 수행하면 자기정렬- 쉘로우 트렌치 소자분리막(26)이 형성된다. 이때, 수행된 CMP등의 평탄화공정은 상기 확보된 평탄화 상태로 인해 평탄화 균일성이 향상된다. 상기 자기정렬- 쉘로우 트렌치 소자분리막(26)이 형성된 후 플로팅게이트전극, ONO유전체막(즉, 산화막/질화막/산화막이 순차적으로 적층된 구조를 갖는 유전체막), 콘트롤 게이트전극을 더 형성하여 플래시메모리 소자의 형성을 완료할 수 있다.Referring to FIG. 8, a photoresist pattern (not shown) defining a self-align shallow trench device isolation layer is formed on the second pad nitride layer 24. When the etching process is performed using the resist pattern as a mask, a self-aligned shallow trench 25 is formed. Subsequently, a pretreatment cleaning process is performed to remove the natural oxide film formed on the surface of the self-aligning-shallow trench 25, and is deposited to fill the trench 25 with HDP (High Density plasma) oxide having excellent gap fill characteristics. When the planarization process such as CMP is performed until the second pad nitride layer 24 is exposed, the self-aligning shallow trench isolation layer 26 is formed. At this time, the flattening process such as CMP is performed to improve the flattening uniformity due to the secured flattening state. After forming the self-aligned shallow trench isolation layer 26, a floating gate electrode, an ONO dielectric layer (that is, a dielectric layer having a structure in which oxide, nitride, and oxide layers are sequentially stacked), and a control gate electrode are further formed to form a flash memory. Formation of the device can be completed.

상술한 바와 같이 서로 다른 두께를 가지는 고전압용 게이트산화막과 저전압용 게이트 산화막의 표면단차는 최소화되어 평탄한 표면을 구비하게 되고, 이 평탄한 표면에 자기정렬- 쉘로우 트렌치소자분리공정을 적용할 때 평탄화 균일성이 향상된다.As described above, the surface step of the high voltage gate oxide film and the low voltage gate oxide film having different thicknesses is minimized to have a flat surface, and the flattening uniformity when the self-aligned-shallow trench element isolation process is applied to the flat surface. This is improved.

본 발명의 일실시예에서는 플래시 메모리소자의 서로 다른 두께를 가지는 게이트 산화막에 대해서만 제시하고 있지만, 서로 다른 두께를 가지는 게이트산화막의 형성에 관해서는 어디에도 적용할 수 있다.In the exemplary embodiment of the present invention, only the gate oxide films having the different thicknesses of the flash memory devices are provided. However, the present invention may be applied to the formation of the gate oxide films having the different thicknesses.

이상에서 살펴본 바와 같이 본 발명에 의하면 서로 다른 두께를 가지는 고전압용 게이트산화막과 저전압용 게이트 산화막의 표면단차는 최소화되어 평탄한 표면이 구비되고, 상기 평탄한 표면에 자기정렬- 쉘로우 트렌치 소자분리공정을 적용할 때 평탄화 균일성이 향상되는 효과가 있다.As described above, according to the present invention, a surface level difference between the high voltage gate oxide film and the low voltage gate oxide film having different thicknesses is minimized to provide a flat surface, and a self-aligning- shallow trench device isolation process may be applied to the flat surface. When the flattening uniformity is improved.

본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.Although the present invention has been described in detail only with respect to specific embodiments, it is apparent to those skilled in the art that modifications or changes can be made within the scope of the technical idea of the present invention, and such modifications or changes belong to the claims of the present invention. something to do.

Claims (9)

저전압용 트랜지스터가 형성되는 저전압 영역과, 고전압용 트랜지스터가 형성되는 고전압영역이 정의된, 반도체 기판 상부 전면에 제1 절연막, 제2 절연막 및 제3 절연막을 순차적으로 형성하는 단계;Sequentially forming a first insulating film, a second insulating film, and a third insulating film on the entire upper surface of the semiconductor substrate, wherein a low voltage region in which the low voltage transistor is formed and a high voltage region in which the high voltage transistor is formed are defined; 상기 반도체 기판의 고전압영역에 형성된 제3 절연막, 제2 절연막 및 제1 절연막을 순차적으로 제거하는 단계;Sequentially removing the third insulating film, the second insulating film, and the first insulating film formed in the high voltage region of the semiconductor substrate; 상기 결과물 전면에 제1 세정공정을 수행하여, 상기 저전압영역의 제3 절연막을 제거하면서 동시에 상기 고전압영역의 반도체 기판이 소정깊이만큼 리세스(recess)되게 하는 단계;Performing a first cleaning process on the entire surface of the resultant to remove the third insulating layer of the low voltage region and simultaneously recess the semiconductor substrate of the high voltage region by a predetermined depth; 상기 고전압영역에 고전압용 게이트산화막을 형성하는 단계;Forming a high voltage gate oxide film in the high voltage region; 상기 저전압영역에 형성된 제2 절연막을 제거하는 단계;Removing the second insulating film formed in the low voltage region; 상기 결과물 전면에 제2 세정공정을 수행하여, 상기 저전압영역의 제1 절연막을 제거하면서 동시에 상기 고전압용 게이트 산화막이 소정깊이만큼 리세스되게 하는 단계; 및Performing a second cleaning process on the entire surface of the resultant to remove the first insulating film of the low voltage region and simultaneously recess the high voltage gate oxide film by a predetermined depth; And 상기 저전압용 게이트산화막 형성공정을 수행하여, 상기 저전압영역에 저전압용 게이트산화막을 형성하고, 상기 소정깊이만큼 리세스된 고전압용 게이트산화막을 추가적으로 산화시키는 단계;를 포함하는 반도체소자의 게이트산화막 형성방법.Forming a low voltage gate oxide film in the low voltage region and additionally oxidizing the high voltage gate oxide film recessed by the predetermined depth by performing the low voltage gate oxide film forming process. . 제1 항에 있어서, 상기 제1 절연막은The method of claim 1, wherein the first insulating film 상기 반도체 기판을 이루는 실리콘 결정결함의 억제 또는 실리콘 결정의 표면처리를 위해 형성되며, 750 ~ 800℃의 온도범위 내에서 30~ 50Å의 두께로 건식 또는 습식 산화공정에 의해 산화막으로 형성하는 것을 포함하는 반도체소자의 게이트 산화막 형성방법.It is formed for suppressing the silicon crystal defects or the surface treatment of the silicon crystal constituting the semiconductor substrate, comprising forming into an oxide film by a dry or wet oxidation process to a thickness of 30 ~ 50Å within a temperature range of 750 ~ 800 ℃ A method of forming a gate oxide film of a semiconductor device. 제1 항에 있어서, 상기 제2 절연막은The method of claim 1, wherein the second insulating film 상기 제1 세정공정시 상기 저전압영역의 하부막질들이 손상되는 것을 최소화하기 위해 형성하며, 300~ 500Å정도의 두께로 저압화학기상증착법에 의해 질화막으로 형성하는 것을 포함하는 반도체소자의 게이트산화막 형성방법.A method of forming a gate oxide film of a semiconductor device, the method comprising: forming the nitride film by a low pressure chemical vapor deposition method in a thickness of about 300 to 500 kV in order to minimize damage to lower film quality of the low voltage region during the first cleaning process. 제1 항에 있어서, 상기 제3 절연막은The method of claim 1, wherein the third insulating film 상기 제2 절연막에 대한 제거가 용이하도록 하기 위해 형성하고, 저압화학기상증착법(LP-CVD)에 의해 50~ 250Å정도의 두께로 형성하고, SiH4(monosilane; MS)를 소스로 한 HTO(High temperature oxide)막, SiH2Cl2(DichloroSilane; DCS)를 소스로 한 HTO막 및 TEOS(tetra ethyl ortho silicate) 산화막 중 어느 하나로 형성하는 것을 포함하는 반도체소자의 게이트 산화막 형성방법.It is formed to facilitate the removal of the second insulating film, and formed by a low pressure chemical vapor deposition (LP-CVD) to a thickness of about 50 ~ 250Å, HTO (High HTO) sourced from SiH 4 (monosilane (MS)) A method of forming a gate oxide film of a semiconductor device comprising forming one of a temperature oxide) film, an HTO film sourced from SiH 2 Cl 2 (DichloroSilane; DCS), and a tetra ethyl ortho silicate (TEOS) oxide film. 제1 항에 있어서, 상기 제3, 제2 및 제1 절연막의 제거는The method of claim 1, wherein the removing of the third, second and first insulating layers is performed. BOE(Buffer oxide Etchant)와 H3PO4용액을 소스로 이용한 산화막/질화막 딥아웃(dip out)을 통해 수행되는 것을 포함하는 반도체소자의 게이트 산화막 형성방법.A method of forming a gate oxide film of a semiconductor device comprising performing through an oxide / nitride dip out using a BOE (Buffer oxide Etchant) and a H 3 PO 4 solution as a source. 제1 항에 있어서, 상기 제1 세정공정은The method of claim 1, wherein the first cleaning step H2SO4와 H2O2가 소정비율로 혼합된 세정용액, NH4OH, H2O2및 H2O가 소정비율로 혼합된 세정용액, HF와 H2O가 소정비율로 혼합된 세정용액 및 NH4F와 HF가 소정 비율로 혼합된 세정용액 중 어느 하나로 수행되는 것을 포함하는 반도체소자의 게이트 산화막 형성방법.Cleaning solution in which H 2 SO 4 and H 2 O 2 are mixed at a predetermined ratio, cleaning solution in which NH 4 OH, H 2 O 2 and H 2 O are mixed at a predetermined ratio, and HF and H 2 O are mixed at a predetermined ratio A method of forming a gate oxide film of a semiconductor device comprising a cleaning solution and one of a cleaning solution in which NH 4 F and HF are mixed at a predetermined ratio. 제1 항에 있어서, 상기 고전압용 게이트산화막은The method of claim 1, wherein the high voltage gate oxide film 750~ 850℃의 온도범위 내에서 건식 또는 습식산화공정을 진행한 후 900~ 910℃온도범위에서 N2가스를 이용하여 20~ 30분간 어닐링공정을 수행하여 500~ 700Å두께로 형성되는 것을 포함하는 반도체소자의 게이트 산화막 형성방법.After the dry or wet oxidation process in the temperature range of 750 ~ 850 ℃ and performing annealing process using N 2 gas at 900 ~ 910 ℃ temperature range for 20 to 30 minutes to include 500 to 700Å thickness A method of forming a gate oxide film of a semiconductor device. 제1 항에 있어서, 상기 제2 세정공정은The method of claim 1, wherein the second cleaning step HF와 H2O가 50: 1 또는 100: 1의 비율로 혼합된 제1 혼합용액과 NH4OH, H2O2및 H2O가 소정 비율로 혼합된 제2 혼합용액이 소정 비율로 혼합된 세정용액에 의해 수행되는 것을 포함하는 반도체소자의 게이트산화막 형성방법.A first mixed solution in which HF and H 2 O are mixed at a ratio of 50: 1 or 100: 1 and a second mixed solution in which NH 4 OH, H 2 O 2 and H 2 O are mixed at a predetermined ratio are mixed at a predetermined ratio. A method of forming a gate oxide film of a semiconductor device comprising the step of performing the cleaning solution. 제1 항에 있어서, 상기 저전압용 게이트산화막은The method of claim 1, wherein the low voltage gate oxide film 750~ 850℃의 온도범위 내에서 건식 또는 습식산화공정을 진행한 후 900~ 910℃의 온도범위에서 N2가스를 이용하여 20~ 30분간 어닐링공정을 수행하여 70~ 100Å두께로 형성되는 것을 포함하는 반도체소자의 게이트 산화막 형성방법.After the dry or wet oxidation process in the temperature range of 750 ~ 850 ℃ and performing an annealing process using N 2 gas at a temperature range of 900 ~ 910 ℃ for 20 to 30 minutes to include a thickness of 70 ~ 100Å A method of forming a gate oxide film of a semiconductor device.
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* Cited by examiner, † Cited by third party
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CN107799529A (en) * 2016-09-06 2018-03-13 三星电子株式会社 Semiconductor storage unit and its manufacture method

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100350055B1 (en) * 1999-12-24 2002-08-24 삼성전자 주식회사 Semiconductor device having multi-gate dielectric layers and method of fabricating the same
JP4437352B2 (en) * 2000-02-29 2010-03-24 富士通マイクロエレクトロニクス株式会社 Manufacturing method of semiconductor device
KR20030044394A (en) * 2001-11-29 2003-06-09 주식회사 하이닉스반도체 Method for fabricating semiconductor device with dual gate dielectric layer

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107799529A (en) * 2016-09-06 2018-03-13 三星电子株式会社 Semiconductor storage unit and its manufacture method
CN107799529B (en) * 2016-09-06 2022-02-08 三星电子株式会社 Semiconductor memory device and method of manufacturing the same

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