KR20030094439A - Method for manufacturing flash memory device - Google Patents
Method for manufacturing flash memory device Download PDFInfo
- Publication number
- KR20030094439A KR20030094439A KR1020020031260A KR20020031260A KR20030094439A KR 20030094439 A KR20030094439 A KR 20030094439A KR 1020020031260 A KR1020020031260 A KR 1020020031260A KR 20020031260 A KR20020031260 A KR 20020031260A KR 20030094439 A KR20030094439 A KR 20030094439A
- Authority
- KR
- South Korea
- Prior art keywords
- oxide film
- film
- region
- memory device
- flash memory
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 238000000034 method Methods 0.000 title claims description 97
- 230000002093 peripheral effect Effects 0.000 claims abstract description 38
- 150000004767 nitrides Chemical class 0.000 claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 24
- 229920005591 polysilicon Polymers 0.000 claims abstract description 23
- 239000004065 semiconductor Substances 0.000 claims abstract description 22
- 238000004140 cleaning Methods 0.000 claims description 22
- 239000007789 gas Substances 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 10
- 238000000137 annealing Methods 0.000 claims description 8
- 238000005137 deposition process Methods 0.000 claims description 7
- 238000009279 wet oxidation reaction Methods 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- 229910017855 NH 4 F Inorganic materials 0.000 claims description 3
- 238000002203 pretreatment Methods 0.000 claims description 3
- 239000012495 reaction gas Substances 0.000 claims description 3
- 238000011068 loading method Methods 0.000 claims description 2
- 239000002245 particle Substances 0.000 claims description 2
- 238000005229 chemical vapour deposition Methods 0.000 claims 3
- 239000000203 mixture Substances 0.000 claims 1
- 238000000926 separation method Methods 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 abstract description 17
- 239000000463 material Substances 0.000 abstract 1
- UAJUXJSXCLUTNU-UHFFFAOYSA-N pranlukast Chemical group C=1C=C(OCCCCC=2C=CC=CC=2)C=CC=1C(=O)NC(C=1)=CC=C(C(C=2)=O)C=1OC=2C=1N=NNN=1 UAJUXJSXCLUTNU-UHFFFAOYSA-N 0.000 description 29
- 239000000243 solution Substances 0.000 description 9
- 229960004583 pranlukast Drugs 0.000 description 6
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000005406 washing Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 239000011259 mixed solution Substances 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- 230000006641 stabilisation Effects 0.000 description 2
- 238000011105 stabilization Methods 0.000 description 2
- 238000011109 contamination Methods 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005429 filling process Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
- H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
Description
본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로, 특히 유전체막의 항복전압(Breakdown voltage; BV)을 향상시키면서, 셀 영역 및 주변회로 영역의 각 게이트 산화막을 효과적으로 형성할 수 있는 플래시 메모리 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a flash memory device. In particular, a method of manufacturing a flash memory device capable of effectively forming each gate oxide film in a cell region and a peripheral circuit region while improving breakdown voltage (BV) of a dielectric film. It is about.
일반적으로, 플래시 메모리 소자(Flash memory device)는 셀 영역과 주변회로(Peripheral) 영역으로 분리되며, 주변회로 영역은 고전압용 트랜지스터(High voltage transistor)가 형성되는 'HV(High Voltage)' 영역과, 저전압용 트랜지스터(Low voltage transistor)가 형성되는 'LV(Low Voltage)' 영역으로 분리된다. 이러한 셀 영역과 주변회로 영역에 각각 형성되는 게이트 산화막(Gate oxide)은 각 영역의 특성에 따라 두께가 서로 다르게 형성된다. 예컨대, 셀 영역의 게이트 산화막으로는 터널 산화막(Tunnel oxide)이 형성되고, 주변회로 영역의 'HV' 영역에서는 고전압용 게이트 산화막이 형성되며, 'LV' 영역에서는 저전압용 게이트 산화막이 형성된다.In general, a flash memory device is divided into a cell region and a peripheral circuit region, and the peripheral circuit region includes a 'high voltage' region where a high voltage transistor is formed; It is separated into a 'low voltage (LV)' region in which a low voltage transistor is formed. Gate oxides formed in the cell region and the peripheral circuit region are formed to have different thicknesses according to the characteristics of each region. For example, a tunnel oxide film is formed as the gate oxide film in the cell region, a high voltage gate oxide film is formed in the 'HV' region of the peripheral circuit region, and a low voltage gate oxide film is formed in the 'LV' region.
종래에는, 셀 영역과 주변회로 영역의 특성에 맞는 게이트 산화막을 형성하기 위한 공정으로, 양 영역에 터널 산화막, 플로팅 게이트용 폴리실리콘막 및 ONO(SiO2/Si3N4/SiO2) 구조의 유전체막을 순차적으로 형성한 후, 주변회로 영역에 형성된 터널 산화막, 플로팅 게이트용 폴리실리콘막 및 ONO 구조의 유전체막을 제거하기 위하여, 셀 닫힘 마스크(Cell close mask)(즉, 주변회로 영역은 오픈(Open)시키고, 셀 영역은 닫힌(Close) 상태의 셀 닫힘 마스크)를 이용한 식각(Etch)공정을 통해 주변회로 영역에 형성된 터널 산화막, 플로팅 게이트용 폴리실리콘막 및 ONO 구조의 유전체막을 제거하는 공정을 적용하고 있다.Conventionally, a process for forming a gate oxide film suited to the characteristics of a cell region and a peripheral circuit region, and has a tunnel oxide film, a floating silicon polysilicon film, and an ONO (SiO 2 / Si 3 N 4 / SiO 2 ) structure in both regions. After forming the dielectric film sequentially, in order to remove the tunnel oxide film, the floating gate polysilicon film, and the ONO structure dielectric film formed in the peripheral circuit region, a cell close mask (that is, the peripheral circuit region is open). And a process of removing the tunnel oxide film, the floating silicon polysilicon film, and the ONO structure dielectric film formed through the etching process using the closed cell closed mask). Doing.
그러나, 상기 과정중에서, ONO 구조의 유전체막 상에 형성된 포토레지스트 패턴(Photo registe pattern)을 제거하기 위한 스트립(Strip) 공정시 제공되는 플라즈마에 의해 ONO 구조의 유전체막의 최상층 산화막(ONO-3)이 손상(Damage)을 입거나, 최상층 산화막(ONO-3)이 노출된 상태에서 주변회로 영역의 게이트 산화막의 형성공정전에 실시되는 전처리 세정공정(즉, 순도가 높은 게이트 산화막을 형성하기 위하여 자연 산화막을 제거하기 위한 DHF(Diluted HF; 50:1의 비율로 H20로 희석된 HF용액)을 이용한 딥 아웃(Dip out)을 적용한 세정공정)에 의해 최상층 산화막(ONO-3)이 손상 및 유실(Loss)되어 메모리 셀 구성에 많은 어려움이 발생하고 있다.However, during the above process, the top layer oxide film (ONO-3) of the dielectric film of the ONO structure is formed by the plasma provided during the strip process for removing the photo resist pattern formed on the dielectric film of the ONO structure. In order to form a gate oxide film having a high purity, a pretreatment cleaning process (ie, a gate oxide film having a high purity) is performed before the gate oxide film is formed in the peripheral circuit region in a damaged state or when the top oxide film (ONO-3) is exposed. The top layer oxide (ONO-3) is damaged and lost by a dip out process using DHF (Diluted HF; HF solution diluted to H 2 0 at a ratio of 50: 1). Loss) causes a lot of difficulties in memory cell configuration.
따라서, 본 발명은 상기에서 설명한 종래 기술의 문제점을 해결하기 위해 안출된 것으로서, ONON 구조의 유전체막을 사용하여 항복전압(BV)을 향상시키면서, 셀 영역 및 주변회로 영역의 게이트 산화막을 효과적으로 형성하는데 그 목적이 있다.Accordingly, the present invention has been made to solve the problems of the prior art described above, and effectively forms a gate oxide film in the cell region and the peripheral circuit region while improving the breakdown voltage (BV) by using an ONON structure dielectric film. There is a purpose.
또한, 본 발명은 웨이퍼의 균일성을 개선시켜 ONON 구조의 유전체막의 항복전압(BV)의 균일성을 개선시키는데 다른 목적이 있다.In addition, the present invention has another object to improve the uniformity of the wafer to improve the uniformity of the breakdown voltage (BV) of the dielectric film of the ONON structure.
또한, 본 발명은 셀 영역 및 주변회로 영역에서 보다 순도가 높은 게이트 산화막을 구현하는데 또 다른 목적이 있다.In addition, another object of the present invention is to implement a gate oxide film of higher purity in the cell region and the peripheral circuit region.
또한, 본 발명은 플래시 메모리 소자의 제조방법에 있어서, 복잡한 공정 및 장비의 추가없이 종래의 장비와 공정을 그대로 이용하여 저비용과 높은 신뢰성을 가지는 플래시 메모리 소자를 형성하는데 또 다른 목적이 있다.In addition, the present invention has another object to form a flash memory device having a low cost and high reliability by using the conventional equipment and processes as it is without the complicated process and the addition of equipment in the flash memory device manufacturing method.
도 1 내지 도 7은 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.1 to 7 are cross-sectional views illustrating a method of manufacturing a flash memory device according to an exemplary embodiment of the present invention.
도 8은 DHF 딥 아웃을 이용한 ONON 구조의 유전체막의 리세스 스킴을 적용하는 경우(A)와, 리세스 스킴을 적용하지 않은 경우(B)에서의 ONON 구조의 유전체막에 대한 항복전압(BV)을 비교한 그래프이다.8 shows the breakdown voltage (BV) for the dielectric film of the ONON structure when the recess scheme of the ONON structure dielectric layer using the DHF deep out is applied (A) and when the recess scheme is not applied (B). This is a graph comparing.
〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>
102 : 반도체 기판 104 : 트랜치 절연막102 semiconductor substrate 104 trench insulating film
106 : 터널 산화막 108 : 플로팅 게이트용 폴리실리콘막106 tunnel oxide film 108 polysilicon film for floating gate
110 : 플로팅 게이트 112 : 유전체막110: floating gate 112: dielectric film
112a : 제1 산화막 112b : 제1 질화막112a: first oxide film 112b: first nitride film
112c : 제2 산화막 112d : 제2 질화막112c: second oxide film 112d: second nitride film
114 : 고전압용 게이트 산화막114: gate oxide film for high voltage
116 : 저전압용 게이트 산화막116: gate oxide film for low voltage
118 : 컨트롤 게이트용 폴리실리콘막118: polysilicon film for control gate
200 : 셀 닫힘 마스크200: cell closure mask
400 : 저전압 영역 오픈 마스크400: low voltage region open mask
본 발명은 셀 영역과 주변회로 영역으로 정의되고, 상기 주변회로 영역은 고전압용 트랜지스터가 형성되는 고전압 영역 및 저전압용 트랜지스터가 형성되는 저전압 영역을 포함하며, 상기 셀 영역에는 터널 산화막 및 플로팅 게이트가 형성되며, 상기 주변회로 영역에는 상기 터널 산화막 및 상기 플로팅 게이트용 폴리실리콘막이 형성된, 반도체 기판을 제공하는 단계와, 전체 구조 상부에 최상층이 질화막으로 이루어지는 다층의 유전체막을 형성하는 단계와, 상기 단계에서, 상기 주변회로 영역에 형성된 상기 유전체막, 상기 플로팅 게이트용 폴리실리콘막 및 상기터널 산화막을 순차적으로 제거하는 단계와, 상기 셀 영역에 형성된 상기 최상층 질화막의 일부를 리세스하고, 상기 주변회로 영역의 반도체 기판의 상부 표면에 형성된 자연 산화막을 제거하기 위하여 BOE를 이용한 전처리 세정공정을 실시하는 단계와, 상기 고전압 영역의 반도체 기판 상에 고전압용 게이트 산화막을 형성하는 단계와, 상기 저전압 영역의 반도체 기판 상에 저전압용 게이트 산화막을 형성하는 단계와, 전체 구조 상부에 컨트롤 게이트용 폴리실리콘막을 전면 증착하고, 상기 컨트롤 게이트용 폴리실리콘막을 식각하여, 상기 셀 영역에는 컨트롤 게이트를 형성하고, 상기 고전압 영역에는 상기 고전압용 트랜지스터를 형성하며, 상기 저전압 영역에는 상기 저전압용 트랜지스터를 형성하는 단계를 포함하는 플래시 메모리 소자의 제조방법을 제공한다.The present invention is defined as a cell region and a peripheral circuit region, wherein the peripheral circuit region includes a high voltage region in which a high voltage transistor is formed and a low voltage region in which a low voltage transistor is formed, and a tunnel oxide film and a floating gate are formed in the cell region. Providing a semiconductor substrate having the tunnel oxide film and the polysilicon film for the floating gate formed in the peripheral circuit region, forming a multilayer dielectric film having a top layer formed of a nitride film on the entire structure, and in the step, Sequentially removing the dielectric film, the floating gate polysilicon film, and the tunnel oxide film formed in the peripheral circuit region, recessing a portion of the uppermost nitride film formed in the cell region, and semiconductor in the peripheral circuit region. The natural oxide film formed on the upper surface of the substrate Performing a pretreatment cleaning process using BOE, forming a high voltage gate oxide film on the semiconductor substrate in the high voltage region, and forming a low voltage gate oxide film on the semiconductor substrate in the low voltage region; And depositing a polysilicon film for a control gate on the entire structure, etching the polysilicon film for a control gate, forming a control gate in the cell region, and forming the high voltage transistor in the high voltage region, and forming the low voltage region. The present invention provides a method of manufacturing a flash memory device including forming the low voltage transistor.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 한편, 도면상에서 동일 부호는 동일한 요소를 지칭하며, 중복되는 요소에 대해서는 설명을 생략하기로 한다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information. In the drawings, the same reference numerals refer to the same elements, and descriptions of overlapping elements will be omitted.
도 1 내지 도 7은 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도들이다.1 to 7 are cross-sectional views illustrating a method of manufacturing a flash memory device according to an exemplary embodiment of the present invention.
도 1를 참조하면, 우선 반도체 기판(102)은 셀 영역(MC)과, 주변회로 영역으로 분리되며, 주변회로 영역은 고전압이 인가되며 고전압용 트랜지스터가 형성되는고전압 영역(HV)과, 저전압이 인가되며 저전압용 트랜지스터가 형성되는 저전압 영역(LV)으로 정의된다.Referring to FIG. 1, first, the semiconductor substrate 102 is divided into a cell region MC and a peripheral circuit region. The peripheral circuit region includes a high voltage region HV to which a high voltage transistor is applied and a high voltage transistor is formed. It is defined as a low voltage region LV that is applied and forms a low voltage transistor.
이어서, 반도체 기판(102)에 대하여 전처리 세정공정을 실시한다. 전처리 세정공정은 DHF(Diluted HF; 50:1의 비율로 H20로 희석된 HF용액)로 세정한 후 SC-1(NH4OH/H2O2/H2O 용액이 소정 비율로 혼합된 용액)로 세정하거나, BOE(Buffer Oxide Etchant; 100:1 또는 300:1의 비율로 H2O로 희석된 HF와 NH4F의 혼합용액[1:4 내지 1:7])로 세정한 후 SC-1로 세정한다.Next, the pretreatment washing process is performed on the semiconductor substrate 102. The pretreatment cleaning process is performed by washing with DHF (Diluted HF; HF solution diluted to H 2 0 at a ratio of 50: 1) and then mixing SC-1 (NH 4 OH / H 2 O 2 / H 2 O solution at a predetermined ratio). Solution) or BOE (Buffer Oxide Etchant; mixed solution of HF and NH 4 F diluted with H 2 O at a ratio of 100: 1 or 300: 1 [1: 4 to 1: 7]) It is then washed with SC-1.
이어서, 반도체 기판(102) 상에 패드 산화막(미도시) 및 패드 질화막(미도시)을 순차적으로 증착하거나, 패드 질화막만을 증착한 후, 전체 구조 상부에 아이솔레이션(ISOlation) 마스크(미도시)를 이용한 아이솔레이션 공정을 실시하여 반도체 기판(102)에 STI(Shallow Trench Isolation) 구조를 가지는 트랜치(미도시)를 형성한다.Subsequently, a pad oxide film (not shown) and a pad nitride film (not shown) are sequentially deposited on the semiconductor substrate 102, or only a pad nitride film is deposited, and then using an isolation mask (not shown) on the entire structure. An isolation process is performed to form a trench (not shown) having a shallow trench isolation (STI) structure in the semiconductor substrate 102.
이어서, 트랜치 내부면에 형성되는 자연 산화막을 제거하기 위하여 전처리 세정공정을 실시하거나, 트랜치 내부면의 손상을 보상하고, 라운딩(Rounding) 처리를 위하여 트랜치 내부면에 대하여 월(Wall) 희생(SACrificial) 산화공정 또는 월 산화공정을 실시할 수도 있다. 또한, 전체 구조 상부에 DCS(SiH2Cl2)를 기본으로 하는 HTO(High Temperature Oxide)(미도시)를 비교적 얇게 증착한 후, 치밀화공정을 실시하여 라이너(Liner) 산화막을 형성할 수도 있다.Subsequently, a pretreatment cleaning process may be performed to remove the native oxide film formed on the inner surface of the trench, or damage to the inner surface of the trench may be compensated for, and a wall sacrifice may be performed on the inner surface of the trench for rounding. An oxidation process or a monthly oxidation process may be performed. In addition, after depositing relatively thin HTO (High Temperature Oxide) based on DCS (SiH 2 Cl 2 ) over the entire structure, a densification process may be performed to form a liner oxide film.
이어서, 트랜치 내부에 보이드(Void)가 발생하지 않도록 갭 필링(Gapfilling) 공정을 이용하여 트랜치 절연막용 HDP(High Density Plasam) 산화막을 증착한 후, 연마공정, 예컨대 CMP(Chemical Mechanical Polishing) 공정과 전처리 세정공정을 실시하여 높이를 최대한 유지시킬 수 있도록 고려하여 트랜치 절연막(104)을 형성한다. 이 과정에서, 패드 질화막은 전처리 세정공정을 통해 제거된다.Subsequently, a high density plasma (HDP) oxide film for the trench insulation layer is deposited using a gap filling process to prevent voids from occurring in the trench, and then a polishing process such as a chemical mechanical polishing (CMP) process and pretreatment. The trench insulating layer 104 is formed in consideration of maintaining the height by performing the cleaning process. In this process, the pad nitride film is removed through a pretreatment cleaning process.
이어서, 전처리 세정공정을 실시하여 패드 산화막을 제거한 후, 패드 산화막이 제거된 부위에 습식 또는 건식산화방식을 이용하여 스크린 산화막(VT screen oxide)(미도시)을 증착하고, 웰 이온 주입(Well ion implant)공정 및 문턱전압 이온 주입(VT ion implant)공정을 실시하여 반도체 기판(102)의 일정 부위에 미도시된 웰 영역 및 불순물 영역을 형성한다. 상기까지의 과정은 일반적으로, 셀 영역(MC)에서 이루어지는 과정으로 일반적인 과정임에 따라 그에 대한 자세한 설명은 그 설명의 편의를 위해 생략하기로 한다.Subsequently, the pad oxide film is removed by performing a pre-treatment cleaning process, and then, by using a wet or dry oxidation method, a screen oxide film (VT screen oxide) (not shown) is deposited on the site where the pad oxide film is removed, and well ion implantation (Well ion). An implant process and a VT ion implant process are performed to form well regions and impurity regions, which are not shown, in a predetermined portion of the semiconductor substrate 102. Since the process up to the above is generally performed in the cell region MC, the detailed description thereof will be omitted for the convenience of description.
이어서, 전체 구조 상부(즉, 셀 영역(MC)과 주변회로 영역(HV 및 LV)을 포함)에 대하여, DHF와 SC-1을 이용한 전처리 세정공정을 실시하여 스크린 산화막을 제거한 후, 전체 구조 상부에 터널 산화막(106)을 증착한다. 터널 산화막(106)은 750 내지 800℃의 온도범위에서 습식산화방식을 실시한 후, 반도체 기판(102)과의 계면의 결함밀도를 최소화시키기 위하여 900 내지 910℃의 온도범위에서 N2가스를 이용한 어닐(Anneal) 공정을 20 내지 30분동안 실시하여 80 내지 100Å의 두께로 형성한다.Subsequently, a pretreatment cleaning process using DHF and SC-1 is performed on the entire structure (ie, including the cell region MC and the peripheral circuit regions HV and LV) to remove the screen oxide layer, and then the top of the entire structure. The tunnel oxide film 106 is deposited on the substrate. The tunnel oxide film 106 is subjected to a wet oxidation method at a temperature range of 750 to 800 ° C., and then annealed using N 2 gas at a temperature range of 900 to 910 ° C. to minimize the defect density at the interface with the semiconductor substrate 102. (Anneal) process is carried out for 20 to 30 minutes to form a thickness of 80 to 100Å.
이어서, 전체 구조 상부에 플로팅 게이트용 폴리실리콘막(108)을 증착한다. 플로팅 게이트용 폴리실리콘막(108)은 그레인 사이즈(Grain size)가 최소화되도록 하기 위하여, SiH4또는 Si2H6와 PH3가스를 이용하고, 550 내지 620℃의 온도범위와, 0.1 내지 3Torr의 낮은 압력범위의 조건을 이용한 LP-CVD(Low Pressure Chemical Vapor Deposition) 방식으로 형성하며, 커플링비(Coupling ratio)를 최대화할 수 있도록 하기 위하여 700 내지 2000Å의 두께의 도프트 폴리실리콘막(Doped poly-Si)으로 형성한다.Subsequently, a polysilicon film 108 for floating gate is deposited on the entire structure. In order to minimize grain size, the polysilicon film 108 for floating gate uses SiH 4 or Si 2 H 6 and PH 3 gas, and has a temperature range of 550 to 620 ° C. and 0.1 to 3 Torr. LP-CVD (Low Pressure Chemical Vapor Deposition) method using a low pressure range conditions, and in order to maximize the coupling ratio (Coupling ratio) of 700 ~ 2000Å thickness doped polysilicon film (Doped poly- Si).
이어서, 플로팅 게이트 형성용 마스크(미도시)를 이용한 식각공정을 실시하여 셀 영역(MC)의 플로팅 게이트용 폴리실리콘막(108)을 패터닝하여 셀 영역(MC)에 플로팅 게이트(110)를 형성한 후, 전체 구조 상부에 대하여 HF 또는 BOE를 이용한 전처리 세정공정을 실시하여 플로팅 게이트(110)의 표면에 형성된 자연 산화막을 제거한다.Subsequently, an etching process using a floating gate forming mask (not shown) is performed to pattern the floating gate polysilicon layer 108 in the cell region MC to form the floating gate 110 in the cell region MC. Thereafter, a pretreatment cleaning process using HF or BOE is performed on the entire structure to remove the native oxide film formed on the surface of the floating gate 110.
이어서, 전체 구조 상부에 ONON(SiO2/Si3N4/SiO2/Si3N4) 구조의 유전체막(112)을 형성한다. 유전체막(112)의 ONON, 각 층들의 제조방법에 대하여 설명하기전에 유전체막(112)을 ONON 구조로 변경하여 형성하는 이유에 대하여 간략하게 설명하면 다음과 같다.Subsequently, an ONON (SiO 2 / Si 3 N 4 / SiO 2 / Si 3 N 4 ) structure dielectric film 112 is formed over the entire structure. Before explaining the ONON of the dielectric film 112 and the manufacturing method of each layer, the reason why the dielectric film 112 is changed to the ONON structure will be briefly described as follows.
이와 같이, 유전체막을 종래의 ONO 구조에서 ONON 구조로 변경하여 형성하는 이유는, 유전체막의 특성을 강화시키기 위함인데, 이런한 변경을 통해 종래의 ONO 구조의 유전체막에서의 최상층 산화막(ONO-3)의 손상이나 유실을 방지하는 것이 가능하기 때문이다. 즉, 충분한 커플링비(Coupling ratio)가 확보되는 경우 최상층 산화막(ONO-3) 상에 질화막(ONON-4)을 추가로 증착하여 플로팅 게이트(Floating gate)와 컨트롤 게이트(Control gate) 사이의 유전체막을 강화시키는 것이 가능하기 때문이다.The reason why the dielectric film is formed by changing the ONON structure from the conventional ONO structure is to enhance the characteristics of the dielectric film. Through such a change, the top layer oxide film (ONO-3) in the conventional ONO structure dielectric film is changed. This is because it is possible to prevent damage or loss. That is, when a sufficient coupling ratio is secured, an additional nitride film ONON-4 is further deposited on the top oxide layer ONO-3 to form a dielectric film between the floating gate and the control gate. Because it is possible to strengthen.
그러나, 이러한 경우에도, 주변회로 영역의 게이트 산화막 증착전에 실시되는 전처리 세정공정에 의해 질화막(ONON-4)의 손실이 발생하게 된다. 이에 따라, 질화막(ONON-4)의 손실을 최소화하기 위하여 SC-1(NH4OH/H2O2/H2O 용액이 소정 비율로 혼합된 용액)만을 이용한 전처리 세정공정을 실시하고 있으나, SC-1만을 이용한 세정공정으로는 반도체 기판과 유전체막 상에 형성된 자연산화막을 완전히 제거할 수가 없다.However, even in this case, the loss of the nitride film ONON-4 occurs by the pretreatment cleaning process performed before the deposition of the gate oxide film in the peripheral circuit region. Accordingly, in order to minimize the loss of the nitride film (ONON-4), a pretreatment cleaning process using only SC-1 (a solution in which NH 4 OH / H 2 O 2 / H 2 O solution is mixed at a predetermined ratio) is performed. The cleaning process using only SC-1 cannot completely remove the natural oxide film formed on the semiconductor substrate and the dielectric film.
상기에서, 제거되지 않고 잔재하는 자연산화막은 주변회로 영역의 고전압용 게이트 산화막 및 저전압용 게이트 산화막을 형성하기 위한 형성공정시, 불균일하게 성장하게 된다. 이에 따라, 고전압용 게이트 산화막 및 저전압용 게이트 산화막은 불균일하게 성장하는 자연산화막에 의해 비정상적으로 형성되어 문턱전압(Treshold voltage; Vt)의 이동(Shift), 고전압용 게이트 산화막의 항복전압(Breakdown voltage; BV)의 변화 및 특성저하로 트랜지스터 특성이 열악해지는 원인이 된다.In the above, the natural oxide film remaining unremoved is unevenly grown during the formation process for forming the high voltage gate oxide film and the low voltage gate oxide film in the peripheral circuit region. Accordingly, the high voltage gate oxide film and the low voltage gate oxide film are abnormally formed by a non-uniformly grown natural oxide film to shift the threshold voltage (Vt), and breakdown voltage of the high voltage gate oxide film; The change in characteristics and the deterioration of BV cause the transistor characteristics to deteriorate.
이에 따라, ONON 구조의 유전체막의 형성공정으로, 질화막(ONON-4)의 두께를 비교적 두껍게 증착하고, DHF를 이용한 딥 아웃으로 자연 산화막을 제거하며, 질화막(ONON-4)의 일부를 리세스(Recess)하여 원하는 타겟(Target)으로 제어하는 프로세스 스킴(Process scheme)을 사용하고 있는 실정이다. 그러나, 이러한, 스킴은 사용에 따라 DHF 딥 아웃시에서 유발되는 웨이퍼 내부의 균일성 불량으로 인하여 ONON 구조의 유전체막의 항복전압(BV)의 변화가 심해져 전체적으로 항복전압(BV)은 증가하는 경향을 보이나, 균일성이 더욱 나빠져 오히려 수율(Yield) 감소가 유발되는 결과를 가져오고 있다. 이러한 사항은 도 8에 도시된 비교 그래프를 통해 알 수 있다.Accordingly, in the process of forming an ONON structure dielectric film, the thickness of the nitride film ONON-4 is relatively thick, the natural oxide film is removed by a dip out using DHF, and a portion of the nitride film ONON-4 is recessed. It is a situation that a process scheme is used to control by a desired target. However, this scheme tends to increase the breakdown voltage (BV) of the dielectric film of the ONON structure due to the poor uniformity inside the wafer caused by the DHF dip-out, which increases the breakdown voltage (BV). As a result, the uniformity worsens, leading to a decrease in yield. This can be seen through the comparison graph shown in FIG. 8.
도 8은 DHF 딥 아웃을 이용한 ONON의 리세스 스킴을 적용하는 경우(A)와, ONON 리세스 스킴을 적용하지 않고, 단지 ONON 증착과 전처리 세정을 적용하는 경우(B)에서의 ONON 구조의 유전체막의 항복전압(BV)를 비교하기 위하여 나타낸 비교 그래프이다. 도 8에 나타난 비교 그래프를 참조하면, DHF를 이용한 ONON 리세스 스킴 적용시(A)에는 ONON 구조의 유전체막의 항복전압(BV)이 약간 높아졌으나, ONON 구조의 유전체막의 항복전압(BV) 분포의 균일성이 상당히 열악해졌음을 알 수 있다. 이는, DHF를 이용한 딥 아웃시 기인된 균일성 불량으로 생각할 수 있는데, HF 배쓰(Bath)에서 딥 아웃한 후에 DI(Deionized) 워터(Water)를 이용한 린스(Rinse) 작업 배쓰까지의 이동시간(약, 9 내지 12초 소요) 동안 웨이퍼가 머금고 있는 HF에 의한 질화막(ONON-4) 식각비는 약 0.3 내지 0.5Å/sec로서, 이 이동시간 동안 약 3 내지 5Å 정도의 질화막(ONON-4)이 추가로 제거되어 웨이퍼내 ONON 구조의 유전체막의 두께의 균일성이 나빠지기 때문이다.Fig. 8 shows a dielectric of ONON structure when applying ONON recess scheme using DHF deep out (A) and ONON deposition and pretreatment cleaning without applying ONON recess scheme (B). This is a comparison graph shown for comparing breakdown voltage (BV) of a film. Referring to the comparison graph shown in FIG. 8, when the ONON recess scheme using DHF is applied (A), the breakdown voltage (BV) of the ONON structure dielectric film is slightly increased, but the breakdown voltage (BV) distribution of the ONON structure dielectric film is slightly increased. It can be seen that the uniformity is significantly worse. This can be thought of as a lack of uniformity caused by the dip out using the DHF. The movement time from the HF bath to the rinse work bath using DI (Deionized) water (approx. , The etching ratio of the nitride film (ONON-4) by HF held by the wafer for 9 to 12 seconds) is about 0.3 to 0.5 mW / sec, and the nitride film (ONON-4) is about 3 to 5 mW during this movement time. This is further removed, resulting in poor uniformity of the thickness of the dielectric film of the ONON structure in the wafer.
이하에서는, 상기의 내용을 고려하여 ONON 구조의 유전체막(112)의 제조방법을 상세히 설명하기로 한다.Hereinafter, the method of manufacturing the ONON structure dielectric film 112 will be described in detail in consideration of the above.
유전체막(112)의 ONON 구조에서 산화막(112a)(이하, '제1 산화막'이라 함)과, 산화막(112c)(이하, '제2 산화막'이라 함)은 부분적인 우수한 내압과 TDDB(Time Dependent Dielectric Breakdown) 특성이 우수한 DCS(SiH2Cl2)와 N2O 가스를 소오스(Source) 가스로 이용한 HTO(Hot Temperature Oxide) 증착공정을 통해 각각 35 내지 60Å의 두께로 형성한다. 이때, DCS(SiH2Cl2)를 베이스로 하는 HTO의 증착공정은 600 내지 700℃의 온도분위기의 챔버 내로 웨이퍼(즉, 플로팅 게이트 형성단계까지 완료한 상태)를 로딩한 후, 0.1 내지 3Torr 이하의 낮은 압력과, 810 내지 850℃의 온도범위에서 LP-CVD 방식으로 실시한다.In the ONON structure of the dielectric film 112, the oxide film 112a (hereinafter referred to as 'first oxide film') and the oxide film 112c (hereinafter referred to as 'second oxide film') have partial excellent breakdown voltage and TDDB (Time). DCS (SiH 2 Cl 2 ) and N 2 O gas having excellent Dependent Dielectric Breakdown (H 2 O 2 ) gas are formed through a HTO (Hot Temperature Oxide) deposition process using a source gas as a thickness of 35 to 60Å. At this time, the deposition process of HTO based on DCS (SiH 2 Cl 2 ) is 0.1 to 3 Torr or less after loading the wafer (that is, until the floating gate forming step) into the chamber of the temperature atmosphere of 600 to 700 ℃ The low pressure and the temperature range of 810 to 850 ℃ is carried out by LP-CVD method.
유전체막(112)의 ONON 구조에서 질화막(112b)(이하, '제1 질화막'이라 함)은 반응가스로서 NH3와 DCS(SiH2Cl2) 가스를 이용하고, 0.1 내지 3Torr이하의 낮은 압력과, 650 내지 800℃의 온도범위에서 LP-CVD 방식을 통해 50 내지 65Å의 두께로 형성한다.In the ONON structure of the dielectric film 112, the nitride film 112b (hereinafter referred to as 'first nitride film') uses NH 3 and DCS (SiH 2 Cl 2 ) gas as a reaction gas, and has a low pressure of 0.1 to 3 Torr or less. And, in the temperature range of 650 to 800 ℃ to form a thickness of 50 to 65 Pa through the LP-CVD method.
이어서, 유전체막(112)의 ONON 구조에서 제1 산화막(112a), 제1 질화막(112b) 및 제2 산화막(112c)을 형성한 후, ONO의 특성(Quality)를 향상시키고, 각 층(112a 내지 112c)의 인터페이스(Interface)를 강화시키기 위하여 습식산화방식으로 750 내지 800℃의 온도범위에서 스팀 어닐(Steam anneal) 공정을 실시한다. 이때, 스팀 어닐 공정은 베어 실리콘 웨이퍼(Bare Si w/f) 즉, 모니터링 웨이퍼(Monitoring w/f) 기준으로 150 내지 300Å의 두께로 산화되는 조건으로 실시한다.Subsequently, after forming the first oxide film 112a, the first nitride film 112b, and the second oxide film 112c in the ONON structure of the dielectric film 112, the quality of the ONO is improved, and each layer 112a is formed. To anneal the interface (interface) of the 112c to a steam anneal (Steam anneal) process in a temperature range of 750 to 800 ℃ by the wet oxidation method. At this time, the steam annealing process is carried out under the condition that the bare silicon wafer (Bare Si w / f), that is, oxidized to a thickness of 150 to 300 kPa based on the monitoring wafer (Monitoring w / f).
이어서, 유전체막(112)의 ONON 구조에서 제2 산화막(112c) 상에 질화막(12d)(이하, '제2 질화막'이라 함)을 반응가스로서 NH3와 DCS(SiH2Cl2) 가스를 이용하고, 0.1 내지 3Torr이하의 낮은 압력과, 650 내지 800℃의 온도범위에서 LP-CVD 방식을 통해 35 내지 65Å의 두께로 형성한다.Subsequently, in the ONON structure of the dielectric film 112, a nitride film 12d (hereinafter referred to as a “second nitride film”) is reacted with NH 3 and DCS (SiH 2 Cl 2 ) gas on the second oxide film 112c. It is used to form a thickness of 35 to 65 kPa through the LP-CVD method at a low pressure of 0.1 to 3 Torr or less and a temperature range of 650 to 800 ℃.
상기의 과정에서, 유전체막(112)의 ONON 구조를 이루는 각 층(112a 내지 112c)의 증착공정, 스팀 어닐 공정 및 제2 질화막(112d) 증착공정은 소자 특성에 부합되는 두께로 증착을 하되, 각 공정간 지연시간이 수시간 이내의 시간 지연없이(No time delay) 공정을 진행하여 자연 산화막 도는 불순물의 오염을 방지하도록 실시한다.In the above process, the deposition process, the steam annealing process and the second nitride film 112d deposition process of each of the layers 112a to 112c constituting the ONON structure of the dielectric film 112 are deposited to a thickness corresponding to the device characteristics, The process is performed to prevent contamination of the native oxide film or impurities by performing the process without a time delay of several hours or less within several hours.
도 2를 참조하면, 셀 영역(MC)을 제외한(예컨대, 일부가 포함될 수도 있다) 주변회로 영역(HV 및 LV)에 형성된 유전체막(112), 플로팅 게이트용 폴리실리콘막(108) 및 터널 산화막(106)을 제거하기 위하여 주변회로 영역(HV 및 LV)만 오픈되도록 셀 영역(MC) 상에 셀 닫힘 마스크(200)를 형성한다. 셀 닫힘 마스크(200)는 노광 마스크를 이용한 노광공정과, 포토리소그래피(Photolithography) 공정을 통한 식각공정을 통해 형성된 포토레지스트 패턴(Photoresiste pattern)으로 형성할 수 있다.Referring to FIG. 2, the dielectric film 112 formed in the peripheral circuit regions HV and LV except for the cell region MC (eg, some may be included), the polysilicon layer 108 for the floating gate, and the tunnel oxide layer In order to remove the 106, the cell closing mask 200 is formed on the cell region MC such that only the peripheral circuit regions HV and LV are opened. The cell closing mask 200 may be formed of a photoresist pattern formed through an exposure process using an exposure mask and an etching process through a photolithography process.
도 3을 참조하면, 셀 닫힘 마스크(200)를 이용한 식각공정을 실시하여 주변회로 영역(HV 및 LV)에 형성된 유전체막(112), 플로팅 게이트용 폴리실리콘막(108)및 터널 산화막(106)을 순차적으로 제거한다.Referring to FIG. 3, an etching process using the cell closing mask 200 is performed to form a dielectric film 112, a floating gate polysilicon film 108, and a tunnel oxide film 106 formed in the peripheral circuit regions HV and LV. Remove sequentially.
이어서, 셀 닫힘 마스크(200)을 제거하기 위한 스트립 공정을 실시하여 셀 닫힘 마스크(200)를 제거한 후 전처리 세정공정을 실시하여 상기 식각공정에서 제거되지 않고 잔재하는 터널 산화막(106)을 완전히 제거한다.Subsequently, a strip process for removing the cell closing mask 200 is performed to remove the cell closing mask 200, and then a pretreatment cleaning process is performed to completely remove the remaining tunnel oxide film 106 without being removed in the etching process. .
이어서, 전체 구조 상부에 대하여 전처리 세정공정을 실시한다. 전처리 세정공정은 300:1의 비율의 BOE(Buffer Oxide Etchant; 300:1의 비율로 H2O로 희석된 HF와 NH4F의 혼합용액) 또는 BOE와 SC-1을 이용하여 실시하거나, DHF(Diluted HF; 50:1 또는 100:1의 비율로 H20로 희석된 HF용액)을 이용하여 딥(Dip) 시간을 15 내지 50초동안 실시하는 단계를 더 포함하여, 주변회로 영역(HV 및 LV)의 자연 산화막과 폴리머 등의 제거와 셀 영역(MC)의 유전체막(112)중 제2 질화막(12d)의 일부를 원하는 두께만큼 리세스(Recess)해내어 셀 영역(MC)의 유전체막(112)의 두께를 균일하게 개선한다. 이러한 공정에 의해 유전체막(112)의 ONON 구조의 항복전압(BV)의 균일성을 확보하면서 고전압용 게이트 산화막(114)(도 4참조)을 균일하고 순도 높게 형성할 수 있다.Subsequently, the pretreatment washing process is performed on the entire structure. The pretreatment cleaning process is performed using BOE (Buffer Oxide Etchant) in a ratio of 300: 1 using a mixed solution of HF and NH 4 F diluted with H 2 O at a ratio of 300: 1, or BOE and SC-1, or DHF Further comprising the step of performing a dip time for 15 to 50 seconds using (Diluted HF; HF solution diluted to H 2 0 at a ratio of 50: 1 or 100: 1). And removing the native oxide film and the polymer of LV) and recessing a part of the second nitride film 12d in the dielectric film 112 of the cell region MC by a desired thickness to remove the dielectric of the cell region MC. The thickness of the membrane 112 is improved uniformly. By such a process, the gate voltage film 114 for high voltage (refer FIG. 4) can be formed uniformly and with high purity, ensuring the uniformity of the breakdown voltage BV of the ONON structure of the dielectric film 112. FIG.
도 4를 참조하면, 주변회로 영역(HV 및 LV)의 반도체 기판(102) 상에 고전압용 게이트 산화막(114)을 증착한다(예컨대, 주변회로 영역과 인접한 셀 영역의 플로팅 게이트의 측벽에도 형성될 수 있다). 고전압용 게이트 산화막(114)은 750 내지 850℃의 온도범위에서 습식산화방식을 실시한 후, 반도체 기판(102)과의 계면의 결함밀도를 최소화시키기 위하여 900 내지 910℃의 온도범위에서 N2가스를 이용한 어닐 공정을 20 내지 30분동안 실시하여 형성한다. 이때, 고전압용 게이트 산화막(114)은 소자 특성차원에서 요구되는 두께보다 작게 형성하고, 이후 저전압용 게이트 산화막(116)(도 7참조) 증착공정시 추가 산화로 원하는 타겟(Target)으로 형성한다.Referring to FIG. 4, a high voltage gate oxide film 114 is deposited on the semiconductor substrate 102 in the peripheral circuit regions HV and LV (eg, may be formed on the sidewalls of the floating gate of the cell region adjacent to the peripheral circuit region. Can be). The gate oxide film 114 for high voltage is subjected to the wet oxidation method at a temperature range of 750 to 850 ° C., and then to a N 2 gas at a temperature range of 900 to 910 ° C. to minimize the defect density at the interface with the semiconductor substrate 102. The formed annealing process is carried out for 20 to 30 minutes to form. At this time, the high voltage gate oxide film 114 is formed to be smaller than the thickness required for the device characteristic dimension, and then formed as a target (Target) desired for further oxidation during the low voltage gate oxide film 116 (see FIG. 7) deposition process.
도 5를 참조하면, 주변회로 영역(HV 및 LV)중 저전압 영역(LV)에 형성된 고전압용 게이트 산화막(114)을 제거하기 위하여 저전압 영역(LV)만 오픈되도록 셀 영역(MC)과 주변회로 영역(HV 및 LV)중 고전압 영역(HV) 상에 저전압 영역 오픈 마스크(LV open mask)(400)를 형성한다. 저전압 영역 오픈 마스크(400)는 노광 마스크를 이용한 노광공정과, 포토리소그래피 공정을 통한 식각공정을 통해 형성된 포토레지스트 패턴으로 형성할 수 있다.Referring to FIG. 5, the cell region MC and the peripheral circuit region are opened so that only the low voltage region LV is opened to remove the high voltage gate oxide film 114 formed in the low voltage region LV among the peripheral circuit regions HV and LV. A low voltage region open mask 400 is formed on the high voltage region HV among the HV and LV. The low voltage region open mask 400 may be formed of a photoresist pattern formed through an exposure process using an exposure mask and an etching process through a photolithography process.
도 6을 참조하면, 저전압 영역 오픈 마스크(400)를 이용한 습식 식각공정을 실시하여 저전압 영역(LV)에 형성된 고전압용 게이트 산화막(114)을 제거한 후, 저전압 영역 오픈 마스크(400)을 제거하기 위한 스트립 공정을 실시하여 저전압 영역 오픈 마스크(400)를 제거한다.Referring to FIG. 6, a wet etching process using the low voltage region open mask 400 is performed to remove the high voltage gate oxide layer 114 formed in the low voltage region LV, and then to remove the low voltage region open mask 400. The strip process is performed to remove the low voltage region open mask 400.
이어서, 고전압 영역(HV)에 형성된 고전압용 게이트 산화막(114)에 손상을 입히지 않도록 하기 위하여 SC-1을 이용한 전처리 세정공정을 실시하여 잔재하는 파티클을 제거한다.Subsequently, in order to prevent damage to the high voltage gate oxide film 114 formed in the high voltage region HV, a pre-treatment cleaning process using SC-1 is performed to remove residual particles.
도 7을 참조하면, 저전압 영역(LV)에 저전압용 게이트 산화막(116)을 증착한다. 저전압용 게이트 산화막(116)은 750 내지 800℃의 온도범위에서 습식산화방식을 실시한 후, 반도체 기판(102)과의 계면의 결함밀도를 최소화시키기 위하여 900내지 910℃의 온도범위에서 N2가스를 이용한 어닐 공정을 20 내지 30분동안 실시하여 형성한다. 이 과정에서, 도 6에서 도시된 고전압용 게이트 산화막(114)은 저전압용 게이트 산화막(116)의 증착 두께만큼 그 두께가 증가하며, 이러한 상태를, 고전압용 게이트 산화막(114a)으로 표시하여 도시하였다.Referring to FIG. 7, a low voltage gate oxide layer 116 is deposited in the low voltage region LV. The gate oxide film 116 for low voltage performs N 2 gas at a temperature in the range of 900 to 910 ° C. in order to minimize the density of defects at the interface with the semiconductor substrate 102 after wet oxidation is performed at a temperature range of 750 to 800 ° C. The formed annealing process is carried out for 20 to 30 minutes to form. In this process, the thickness of the high voltage gate oxide film 114 shown in FIG. 6 is increased by the deposition thickness of the low voltage gate oxide film 116, and this state is shown as the high voltage gate oxide film 114a. .
이어서, 전체 구조 상부에 컨트롤 게이트용 폴리실리콘막(118)을 증착한 후, 식각공정을 실시하여 셀 영역(MV)에는 컨트롤 게이트(미도시)를 형성하고, 고전압 영역(HV)에는 고전압용 트랜지스터(미도시)를 형성하며, 저전압 영역(LV)에는 저전압용 트랜지스터(미도시)을 형성한다. 한편, 주변회로 영역(HV 및 LV)에서의 이온 주입 공정 또는 불순물 이온 주입공정은 종래 기술에서 구현되는 방법 모두 적용 가능함에 따라 여기서는 이에 대한 설명은 생략하기로 한다.Subsequently, after the control gate polysilicon film 118 is deposited over the entire structure, an etching process is performed to form a control gate (not shown) in the cell region MV, and a high voltage transistor in the high voltage region HV. (Not shown), and a low voltage transistor (not shown) is formed in the low voltage region LV. Meanwhile, the ion implantation process or the impurity ion implantation process in the peripheral circuit regions HV and LV are applicable to all methods implemented in the prior art, and thus description thereof will be omitted.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 특히, 유전체막의 구조에 있어서, 유전체막이 ONON 구조에 한정되는 것이 아니며, 최상층이 질화막으로 형성되거나, 최상층이 질화막과 그 하부에 산화막의 구조를 가지는 모든 다층 구조에 대하여 적용가능하다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above embodiment is for the purpose of description and not of limitation. In particular, in the structure of the dielectric film, the dielectric film is not limited to the ONON structure, and is applicable to all multilayer structures in which the uppermost layer is formed of a nitride film or the uppermost layer has a nitride film and an oxide film structure thereunder. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.
이상 설명한 바와 같이, 본 발명에서는 ONON 구조의 유전체막을 사용하여 항복전압(BV)을 향상시키면서, 셀 영역 및 주변회로 영역의 게이트 산화막을 효과적으로 형성할 수 있다.As described above, in the present invention, it is possible to effectively form the gate oxide film in the cell region and the peripheral circuit region while improving the breakdown voltage (BV) by using the ONON structure dielectric film.
또한, 본 발명에서는 ONON 구조의 유전체막중 제2 질화막을 리세스 스킴을 통해 적용하는데 있어서, 300:1 BOE 용액을 사용함으로써, 웨이퍼의 균일성을 개선시켜 ONON 구조의 유전체막의 항복전압(BV)의 균일성을 개선시킬 수 있다.In addition, in the present invention, in applying the second nitride film of the ONON structure through the recess scheme, by using a 300: 1 BOE solution, the uniformity of the wafer is improved to reduce the breakdown voltage (BV) of the ONON structure of the dielectric film. Uniformity can be improved.
또한, 본 발명에서는 고전압 영역(HV)의 고전압용 게이트 산화막 형성전에 전처리 세정공정으로 BOE 용액을 이용한 세정공정이 가능함으로써, 반도체 기판 표면 상에 존재하는 자연 산화막이나, 폴리머 등의 불순물 층을 제거하여 보다 순도가 높은 게이트 산화막을 구현할 수 있다.In addition, in the present invention, a pretreatment cleaning step is possible before the formation of the high voltage gate oxide film of the high voltage region (HV) using a BOE solution, thereby removing impurity layers such as natural oxide films and polymers present on the surface of the semiconductor substrate. A higher purity gate oxide film can be realized.
또한, 본 발명에서는 상기에서 순도가 높은 게이트 산화막을 형성함으로써, 문턱전압(Vt)의 안정화, 항복전압(BV)의 안정화, 신뢰성 증진 등으로 인하여 소자 특성 개선에 효과적이다.In addition, in the present invention, the gate oxide film having a high purity is formed, which is effective in improving device characteristics due to stabilization of the threshold voltage Vt, stabilization of the breakdown voltage BV, and improvement of reliability.
또한, 본 발명에서는 복잡한 공정 및 장비의 추가없이 종래의 장비와 공정을 그대로 이용하여 저비용과 높은 신뢰성을 가지는 플래시 메모리 소자를 형성할 수 있다.In addition, in the present invention, it is possible to form a flash memory device having low cost and high reliability by using conventional equipment and processes without adding complicated processes and equipment.
Claims (16)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020031260A KR20030094439A (en) | 2002-06-04 | 2002-06-04 | Method for manufacturing flash memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020031260A KR20030094439A (en) | 2002-06-04 | 2002-06-04 | Method for manufacturing flash memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20030094439A true KR20030094439A (en) | 2003-12-12 |
Family
ID=32385801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020031260A KR20030094439A (en) | 2002-06-04 | 2002-06-04 | Method for manufacturing flash memory device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20030094439A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100678295B1 (en) * | 2004-12-29 | 2007-02-02 | 동부일렉트로닉스 주식회사 | Method for manufacturing of semiconductor device |
| KR101008222B1 (en) * | 2003-12-12 | 2011-01-17 | 매그나칩 반도체 유한회사 | Method for manufacturing Non-volatile memory device |
-
2002
- 2002-06-04 KR KR1020020031260A patent/KR20030094439A/en not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101008222B1 (en) * | 2003-12-12 | 2011-01-17 | 매그나칩 반도체 유한회사 | Method for manufacturing Non-volatile memory device |
| KR100678295B1 (en) * | 2004-12-29 | 2007-02-02 | 동부일렉트로닉스 주식회사 | Method for manufacturing of semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100426483B1 (en) | Method of manufacturing a flash memory cell | |
| KR100426485B1 (en) | Method of manufacturing a flash memory cell | |
| US6943075B2 (en) | Method for manufacturing flash memory device | |
| US7052960B2 (en) | Method for manufacturing a flash memory device | |
| KR100578656B1 (en) | Method for forming a floating gate in flash memory device | |
| US6991985B2 (en) | Method of manufacturing a semiconductor device | |
| KR20030092997A (en) | Method for manufacturing flash memory device | |
| KR100523920B1 (en) | Method of manufacturing a flash device | |
| KR100466190B1 (en) | Method for manufacturing flash memory device | |
| US6803277B1 (en) | Method of forming gate electrode in flash memory device | |
| KR20030094439A (en) | Method for manufacturing flash memory device | |
| KR100482760B1 (en) | Method of manufacturing a flash memory device | |
| KR100505893B1 (en) | Method of manufacturing a semiconductor device | |
| KR100824153B1 (en) | Method of manufacturing a semiconductor device | |
| KR100976698B1 (en) | Method of forming gate oxide layer in semiconductor device | |
| KR100671623B1 (en) | Method of manufacturing a flash memory device | |
| KR100856300B1 (en) | Method of manufacturing a flash memory cell | |
| KR20030093384A (en) | Method of manufacturing for flash memory cell | |
| KR20030094444A (en) | Method of manufacturing a flash memory cell | |
| KR20030094440A (en) | Method of forming a isolation layer in a semiconductor device and manufacturing a flash memory cell using the same | |
| KR20090077278A (en) | Manufacturing method a flash memory device | |
| KR20030093706A (en) | Method for manufacturing flash memory device | |
| KR20040054144A (en) | Method for manufacturing a flash memory device | |
| KR20090080284A (en) | Method of forming a trench in semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |