KR20040105874A

KR20040105874A - 패킷 에러 신호 생성기

Info

Publication number: KR20040105874A
Application number: KR10-2004-7016498A
Authority: KR
Inventors: 애론 릴 보일네트; 매튜 토마스 메이어
Original assignee: 톰슨 라이센싱 에스.에이.
Priority date: 2002-04-17
Filing date: 2003-04-11
Publication date: 2004-12-16
Also published as: EP1504601A4; JP2005523648A; MXPA04010249A; AU2003221848A8; BR0309213A; WO2003090440A3; EP1504601A2; KR100921858B1; JP4388381B2; US7809066B2; CN1647525A; EP1504601B1; WO2003090440A2; US20050226339A1; CN1647525B; AU2003221848A1

Abstract

고화질 텔레비전(HDTV) 수신기(12)와 사용되기 위한 소프트웨어 패킷 에러 시스템(software packet error system)이 개시된다. 순방향 에러 수정 리드-솔로몬 디코더(44)로부터 전송 프로세서(60)로 데이터 패킷 에러 신호(17)가 전송된다. 세그먼트 동기 신호(20)에 대한 응답으로, 전송 프로세서는 프로그래밍 가능 출력 핀(30) 상에 나타나는 에러 신호(31)를 생성한다. 각각의 데이터 패킷(35)이 그의 연관된 패킷 에러 신호(33)에 의해 브래키팅되거나 프레이밍되도록, 소프트웨어 패킷 에러 신호(31)는 발신 데이터 패킷 신호(32)와 동기화된다. 디코더(44)의 출력(45)에 나타나는 데이터 패킷들의 시작에 대한, 전송 버스(48) 상에서 전달되는 데이터 패킷들의 시작의 세차(precession)는, 매 312 데이터 패킷들마다 생성되는 훈련 패킷의 결과로서 발생한다. 세차는 모든 필드의 시작점에서 리셋되며, 소프트웨어 패킷 에러 메커니즘을 실행 가능하게 할 정도로 충분한 정확도(accuracy)를 가지고 필드의 지속시간에 걸쳐 예측 가능하다.

Description

패킷 에러 신호 생성기{PACKET ERROR SIGNAL GENERATOR}

종래 기술 HDTV 시스템(21)의 일부분의 예가 도 1에 도시되어 있다. 그러한 시스템에 있어서, 지상파 아날로그 방송 신호(terrestrial analog broadcast signal; 1)는 RF 튜닝 회로(14) 및 중간 주파수 프로세서(intermediate frequency processor; 16)를 포함하는 입력 네트워크 또는 프론트엔드(frontend)로 전송된다. 중간 주파수 프로세서(16)는 IF 통과대역 출력 신호(IF passband output signal; 2)를 생성하기 위한 이중 변환 튜너(double conversion tuner)를 포함한다. 방송 신호(1)는, HDTV 표준에 대한 그랜드 얼라이언스(Grand Alliance)에 의해 규정된 바와 같은, 반송파 억압 8 비트 잔류측파대 변조 신호(carrier suppressed 8 bit vestigial sideband(VSB) modulated signal)이다. 그러한 VSB 신호는 하나의 축(axis)만이 수신기(21)에 의해 복구될 데이터를 포함하는 1차원 데이터 심벌 성상(one dimensional data symbol constellation)으로 표현된다. IF 유닛(316)에 의해 생성된 통과대역 IF 출력 신호(2)는 아날로그 디지털 변환기(ADC; 19)에 의해오버샘플링된(oversampled) 디지털 심벌 데이터스트림으로 변환된다. 출력인 오버샘플링된 디지털 데이터스트림(3)은 디지털 복조기(digital demodulator) 및 반송파 복구 네트워크(carrier recovery network; 22)에 의해 기저대역(baseband)으로 복조된다.

심벌 형태로 디지털 정보를 운반하는 변조된 신호들로부터 데이터를 복구하기 위해서, 일반적으로 수신기(21)는 세 가지 기능(function)을 수행하여야 한다. 첫 번째는 심벌 동기화(symbol synchronization)를 위한 타이밍 복구이고, 두 번째는 반송파 복구(기저대역으로의 주파수 복조)이며, 마지막으로 채널 등화(channel equalization)이다. 타이밍 복구는 수신기 클록(시간기반(timebase))이 송신기 클록에 동기화되는 프로세스이다. 이는 수신된 신호가, 수신된 심벌 값들의 결정 지향 처리(decision directed processing)와 연관된 분할 또는 생략 에러들(slicing or truncation errors)을 감소시키는 최적의 시점들에서, 샘플링될 수 있도록 한다. 적응 채널 등화(adaptive channel equalization)는 신호 송신 채널 상의 변화하는 상태들 및 교란들(disturbances)의 영향들을 보상하는 프로세스이다. 이 프로세스는 통상적으로 송신 채널의 주파수 의존, 시변(time variable) 특성들로부터 기인한 진폭 및 위상 왜곡(amplitude and phase distortion)을 제거하는 필터들을 이용하며, 그 결과 심벌 결정 능력(symbol decision capability)을 향상시킨다.

반송파 복구는, 수신된 RF 신호가, 낮은 중간 주파수 통과대역(통상적으로 기저대역에 인접함)으로 변환된 후에, 기저대역으로 주파수 편이(frequency shift)됨으로써, 변조 기저대역 정보(modulating baseband information)의 복구가 허용되도록 하는 프로세스이다. VSB 수신기(21)에서 반송파 락(carrier lock)이 달성되는 것을 보조하기 위해, 억압 반송파 주파수에서의 작은 파일럿 신호(pilot signal)를 송신된 신호(1)에 부가(add)한다. 복조기(22)에 의해 수행되는 복조 기능은 신호(1)에 포함된 기준 파일럿 반송파에 대한 응답으로 이루어진다. 유닛(22)은 출력으로서 복조된 심벌 데이터스트림(4)을 생성한다.

ADC(19)는 입력인 초당 1.076천만 심벌(10.76 Million Symbols per second)의 VSB 심벌 데이터스트림(2)을 21.52MHz 샘플링 클록(수신된 심벌레이트(symbol rate)의 두 배)으로 오버샘플링함으로써, 심벌당 2 샘플을 갖는 오버샘플링된 21.52 Msamples/sec 데이터스트림을 제공한다. 심벌당 1 샘플과 비교할 때 심벌당 2 샘플 스킴(two sample per symbol scheme)을 사용하는 것의 장점은, 가드너 심벌 타이밍 복구 방법(Gardner symbol timing recover method)과 같은 심벌 타이밍 복구 스킴들을 사용할 수 있다는 점이다.

ADC(19) 및 복조기(22)에는 세그먼트 동기 및 심벌 클록 복구 네트워크(segment sync and symbol clock recovery network; 24)가 상호 접속된다(interconnected). 네트워크(24)는 불규칙 잡음(random noise)으로부터 각각의 데이터 프레임의 반복적인 데이터 세그먼트 동기 컴포넌트들을 검출하여 분리한다. 세그먼트 동기 신호들(6)은 ADC(19)에 의해 수행되는 데이터스트림 심벌 샘플링을 제어하는데 사용되는, 올바른 위상값을 가지는(properly phased) 21.52MHz 클록을 재생(regenerate)하는데 사용된다. DC 보상기(26)는 적응 추적 회로(adaptive tracking circuit)를 사용하여 복조된 VSB 신호(4)로부터 파일럿 신호에 존재하는DC 오프셋(DC offset)을 제거한다. 필드 동기 검출기(field sync detector; 28)는 수신된 모든 데이터 세그먼트를 수신기(21)의 메모리에 저장된 이상 필드 기준 신호(ideal field reference signal)와 비교함으로써 필드 동기 컴포넌트를 검출한다. 필드 동기 검출기(28)는 또한 채널 등화기(channel equalizer; 34)로 훈련 신호(training signal)를 제공한다. NTSC 간섭 검출 및 필터링(NTSC interference detection and filtering)은 유닛(5)에 의해 수행되며, 이것의 예는 Hulyalkar에게 1996년 4월 30일에 부여된(issued), 발명의 명칭이 "METHOD AND APPARATUS FOR COMBATING CO-CHANNEL NTSC INTERFERENCE FOR DIGITAL TV TRANSMISSION"인 미국 특허 제5,512,957호에 개시되어 있다. 그 후, 신호(7)는 블라인드(blind), 훈련, 및 결정 지향 모드들의 조합으로 동작할 수 있는 채널 등화기(34)에 의해 적응 등화된다. 적응 채널 등화기의 예는 Bouillet 등에게 2002년 12월 3일에 부여된, 발명의 명칭이 "ADAPTIVE CHANNEL EQUALIZER"인 미국 특허 제6,490,007호에 개시되어 있다. NTSC 필터(5)로부터의 출력 데이터스트림은 등화기(34)에 도달하기 전에 일 샘플/심벌(one sample/symbol)(10.76 Msymbol/sec)로 변환된다.

등화기(34)는 채널 왜곡들을 수정하지만, 위상 잡음은 심벌 성상을 불규칙적으로 순환(rotate)한다. 위상 추적 네트워크(36)는, 파일럿 신호에 대한 응답으로 이전의 반송파 복구 네트워크(22)에 의해 제거되지 않았던 위상 잡음을 포함하여, 등화기(34)로부터 수신된 출력 신호 내의 잔류 위상 및 이득 잡음(residual phase and gain noise)을 제거한다. 추적 네트워크(36)의 위상 수정된 출력 신호(9)는 그 후 유닛(25)에 의해 트렐리스 디코딩되고(trellis decoded), 유닛(24)에 의해디인터리빙되며(deinterleave), 유닛(23)에 의해 리드-솔로몬 에러 수정이 행해지고(Reed-Solomon error corrected), 유닛(27)에 의해 디스크램블(descramble)된다. 최종 단계는 디코딩된 데이터스트림(10)을 오디오, 비디오, 및 디스플레이 프로세서들(50)로 전송하는 것이다.

수신기(21)에서, 리드-솔로몬 디코더(Reed-Solomon decoder; 23)의 출력 신호(11)는 오디오, 비디오, 및 디스플레이 프로세서들(50)의 의한 후속 처리(subsequent processing)를 위해 패킷들로 송신되는 데이터를 포함한다. 그 데이터는 데이터 프레이밍 신호(data framing signal), 클록 신호, 및 디코더(23)가 데이터 패킷 내의 수정 불가한 에러를 검출했는지 여부를 표시하는 에러 신호를 수반한다. 통상적으로, 디코더 유닛(23)은 그 내부의 회로를 통해 에러 신호를 생성하며, 그 회로는 오로지 이러한 목적을 위한 것이다. 그러나, 에러를 생성하는 하드웨어가 정확하게 동작하지 않는 경우에는, 후속 단계들(stage)에서 에러 검출 신호의 생성을 보조할 하드웨어를 편입시킴으로써 추가적인 비용이 들 수밖에 없다. 이상적으로는, HDTV 수신기 내에 여분의 에러 검출 회로를 포함할 필요가 없게 하는 소프트웨어 기반 솔루션이 필요하다.

본 발명은 일반적으로 고화질 텔레비전(high definition television; HDTV) 신호를 처리하기 위한 방법 및 장치에 관한 것이고, 보다 구체적으로는 하드웨어보다는 소프트웨어에 의한 에러 신호들의 생성에 관한 것이다.

도 1은 종래 기술 고화질 텔레비전 수신기의 일부분의 블록도.

도 2는 본 발명의 원리들에 따라 구성된 고화질 텔레비전 수신기의 일부분의 블록도.

도 3은 도 2에 도시된 발명에 의해 이용되는 것과 같은 데이터 신호와 소프트웨어 패킷 에러 신호의 동기화를 도시하는 타이밍도(timing diagram).

도 4는 본 발명의 원리들에 따른 소프트웨어 패킷 에러 신호의 송신을 도시하는 타이밍도.

도 5는 본 발명의 구현을 가능하게 하는 마이크로코드 목록(microcode listing).

도 6은 본 발명의 구현 및 동작을 도시하는 흐름도.

본 발명은, 수신기 복조기(receiver demodulator)가 데이터 패킷 내의 수정 불가한 에러를 검출하는 경우에, 에러 신호가 생성되도록 HDTV 수신기 내부의 소프트웨어 명령문들(software instructions)을 실행하는 마이크로프로세서로서 구현되는 전송 프로세서(transport processor)를 사용한다. 패킷 에러 신호는 복조기 집적 회로 패키지(demodulator integrated circuit package) 내에 존재하는 순방향 에러 수정 리드-솔로몬 디코더(forward error correcting Reed-Solomon decoder)에 의해 생성된다. 집적 회로는, 발신 데이터 패킷들(outgoing data packets)과 동기화된 소프트웨어 패킷 에러 신호를 생성하는, 프로그래밍 가능 출력 핀(programmable output pin)을 포함한다. 에러 신호는 그의 연관된 데이터 패킷보다 긴 지속시간(duration)을 가지며, 그 연관된 데이터 패킷의 전후에 시작되도록 프로그래밍된다. 이러한 방법으로, 에러 신호는 그 기초가 되는(underlying) 데이터 패킷을 완전히 브래키팅(bracketing)하거나 프레이밍한다.

전송 프로세서 버스 상에서 데이터 패킷들을 전달(advance)시키는데 사용되는 것과 상이한 타이밍 스킴을 이용함으로써 소프트웨어 패킷 에러 신호는 마이크로프로세서에 가용하게 된다. 모든 313번째 데이터 패킷은 필드 동기 검출기에 의해 생성되는 적응 채널 등화기용 훈련 데이터이다. 훈련 데이터 패킷은 전송 프로세서로 송신되지 않는다. 결손된(missing) 313번째 데이터 패킷은 데이터스트림 내에 틈새(gap)를 만드는데, 이 틈새는 전송 프로세서로 최종적으로 전송되는 나머지 312 데이터 패킷들 간에 존재하는 틈새들에 작은 시간 증분(increment of time)을 부가함으로써 은폐(conceal)될 수 있다.

이러한 부가된 시간은, 전송 버스 상의 312 데이터 패킷들의 개시 시간(start time)이, 리드-솔로몬 디코더의 출력에서 나타나는 데이터 패킷들의 개시 시간보다 빨리 시작되도록 하는 효과를 갖는다. 이러한 세차 효과(precession effect)는 각각의 데이터 필드의 시작 시점에서 리셋(reset)되며, 각각의 데이터필드의 지속시간에 걸쳐 예측 가능하다.

도 2에서는 HDTV 수신기(12)의 일부분이 도시된다. 등화기(21)로부터의 위상 수정된 신호(13)는 유닛(40)에 의해 트렐리스 디코딩된 후 유닛(42)에 의해 디인터리빙된다. 유닛(40)으로부터의 디코딩 및 디인터리빙된 데이터 패킷들은, 리드-솔로몬 에러 검출 및 디코딩 네트워크(Reed-Solomon error detecting and decoding network)와 같은 순방향 에러 수정(forward error correcting; FEC) 유닛(44)에 의해 에러 검출 및 수정이 행해진다. 유닛(44)으로부터의 에러 수정된 패킷들은 유닛(46)에 의해 디스크램블(디랜더마이즈(derandomize))된다. 전송 프로세서(60)는 수신기(12)의 다른 요소들에 대하여 적절한 타이밍 제어 및 클록 신호들을 제공하며, 또한 수신기(12)를 구성하는 다양한 네트워크들 간의 데이터 통신 링크(data communications link)의 역할을 한다. 도시된 실시예에서, 전송 프로세서(60)는 이하에서 보다 상세히 기술된 방식으로 동작하도록 소프트웨어 명령문들을 실행하는 마이크로프로세서(60)로서 구현된다. 에러 수정자(error corrector; 44)와 마이크로프로세서(60)는 협력하여(cooperate) 등화기(21)의 동작을 제어한다. 그 후, 디코딩된 데이터스트림은 유닛(15)에 의해 오디오, 비디오, 및 디스플레이 처리된다.

패킷 에러율(packet error rate)은 패킷이 수정 가능한 것보다 많은 에러들을 포함하는 때를 판단할 수 있는 공지의 FEC 알고리즘들에 기초하는 FEC 유닛(44) 내에서 수행되는 측정(measurement)이다. FEC는 버스(18)를 통해 마이크로프로세서(60)로 전달되는 패킷 에러 신호(17)를 생성한다. 세그먼트 동기 신호(20) 및 필드 동기 신호(29)와 같은 다른 동기화 신호들도 역시 버스(18)로 송신되며, 패킷에러 신호(17)가 마이크로프로세서(60)에 의해 감지되면, 다른 동기화 신호들(20 또는 29) 중 하나의 도달이, 예컨대, 소프트웨어 패킷 에러(SPE)의 생성을 트리거링(trigger)하며, 이 소프트웨어 패킷 에러는 프로그래밍 가능 출력 핀(30) 상에 나타난다. 또한 도 3을 참조하면, SPE 신호(31)는 발신 데이터 패킷 신호(32)와 동기화되도록 생성된다. 특히, 각각의 에러 신호(33)는, 예를 들어, 그의 연관된 데이터 패킷(35)을 프레이밍하거나 브래키팅한다. SPE(33)의 상승 엣지(leading edge; 37)는 연관된 데이터 패킷(35)의 상승 엣지(38)보다 시간상 빨리 발생한다.이와 유사하게, SPE(33)의 하강 엣지(trailing edge; 39)는 연관된 데이터 패킷(35)의 하강 엣지(41)보다 시간상 늦게 발생한다.

SPE(31)의 이러한 브래키팅 또는 프레이밍 특성은, 마이크로프로세서(60)가 이용 가능한 에러 신호(17)가 전송 버스(transport bus; 48) 상에 나타나는 데이터 패킷들(35)과 상이한 타이밍 스킴을 사용하기 때문에 중요하다. 모든 313번째 데이터 패킷은 실제로 적응 채널 등화기(21)를 위한 훈련 데이터이고 따라서 전송 버스(48)로는 전달되지 않는다. 결손된 313번째 패킷은 데이터 디인터리버(data deinterleaver; 42)에 의해 재분배(redistribute)되는 데이터 패킷들의 시퀀스 내에 틈새를 만드는데, 이 데이터 디인터리버(42)는 실제로 전송 버스(48)로 전달되는 각각의 나머지 312 데이터 패킷들 사이에 존재하는 간격(43)에 추가적인 시간 증분을 더한다. 틈새들(43)에 더해진 시간은, 각각의 데이터 패킷(35)의 상승 엣지(38)로 하여금, 동일한 데이터 패킷들이 리드-솔로몬 디코더(44)의 출력(45)에 나타나는 시간보다 빠른 시간에 전송 버스(48) 상에 나타나게 하는 효과를 갖는다. 이러한 세차 효과는 각각의 데이터 필드의 시작 시점에서 리셋되며, 각각의 필드의 지속시간에 걸쳐 예측 가능하다.

디랜더마이저 테스트 버스(derandomizer test bus; 47) 상에 나타나는 현재의 세그먼트 동기 신호와 연관된 소프트웨어 패킷 에러 신호(31)는, 그 다음 세그먼트와 연관된 데이터 패킷이 전송 버스(48)로 송신될 때 동시에 송신된다. 이러한 방식으로, 마이크로프로세서(60)는 패킷 에러 신호가 사용되어야 하는 시간보다 적어도 한 세그먼트 전에 패킷 에러 신호를 수신한다. 즉, 패킷 에러 신호는 디랜더마이저 테스트 버스(47)로부터 진행하여, 그 다음 세그먼트 동기 신호(20)가 도달할 때에, 전송 버스(48) 상에 나타나는 패킷 클록 신호의 시작과 끝을 포함(encompass)할 정도로 충분한 시간과 시스템 클록 속도 변화(system clock rate variations)를 수용할 정도로 충분한 여유(margin)를 가지도록, 프로그램 가능 출력 핀(30) 상에서 사용이 가능한 상태에 있어야 한다.

결손된 훈련 신호 데이터 패킷으로 인한 동기 틈새(sync gap)를 전체 데이터필드에 걸쳐 균등하게 분산시키기 위해, 각각의 데이터 패킷 클록 펄스는 세그먼트 동기 신호(20)와 관련된 선행 클록 펄스(preceding clock pulse)보다 약간 큰 값만큼 지연된다. 마이크로프로세서(60)는 리드-솔로몬 디코더(44)의 필드 동기 신호(17)에 대하여 세그먼트 계수(segment count)를 모니터링(monitor)하며, 전송 버스(48) 상에 나타나는 패킷 인에이블 신호들(packet enable signals) 사이에서 전이(transition)가 발생하도록 소프트웨어 패킷 에러 신호(31)의 전이를 지연시킨다. 어떤 시점에서 타이밍 시나리오(timing scenario)는 도 4에 도시된 것과 같이 되는데, 즉, 패킷 에러 신호 F_ERR(0)는 후속 패킷(53)에 대한 값(52)으로 전이되기 전에 패킷 구간(packet interval; 51)의 거의 끝(49)까지 대기(wait)함으로써 생성된다. 불행히도, 마이크로프로세서(60)는 이러한 대기 기간 동안 처리 시간을 소모해야 한다. 보다 나은 접근 방식은 하나의 패킷에 대하여 F_ERR 신호의 출력을 건너뛰고, 후속 패킷들과 연관된 동기 신호 직후에 발생하도록 F_ERR 출력을 리셋하는 것이다. 따라서 에러 신호 전이(54)는, 에러 신호 F_ERR(1)의 경우와 마찬가지로, 동기 신호(20)가 나타난 직후에 발생한다. 발신 패킷들을 잘못 프레이밍(misframing)하는 것을 방지하기 위해, 건너뛸 세그먼트 동기 신호는 적절히 선택되어야 한다. 건너뛸 수 있는 세그먼트 동기 신호는 통상적으로 하나보다 많을 것이다.

세그먼트 동기 신호(20)에 대한 패킷 에러 신호(31)의 타이밍 프로토콜(timing protocol)은 리드-솔로몬 필드 동기 신호(17) 뒤에 발생하는 첫 번째 패킷에 대하여 리셋된다. 이는 패킷 클록 및 에러 신호(31)로 하여금 도 4에 도시된 타이밍 관계(timing relationship)를 유지하게 한다. 한편, 복조기 필드 동기 신호(demodulator field sync signal; 29)는 마이크로프로세서(60)의 인터럽트(interrupt)를 유발(drive)하고, 디코더(44)와 연관된 필드 동기 펄스(17)보다 55 세그먼트 동기 펄스들 전에 발생한다. 55 세그먼트 지연을 보상하기 위해, 패킷 에러 신호(31)는 복조기 필드 동기 신호(29)에 이어 55 세그먼트 동기 펄스들이 발생하기 전까지는 리셋되지 않는다.

훈련 데이터 대신에 하나의 세그먼트 동기 신호(20)가 사용되어 왔기 때문에, 디랜더마이저 테스트 버스(47) 상에는 단지 312개의 세그먼트 동기 신호들(20)이 나타난다. 클록 속도가 10.76MHz라고 가정하면, 결손된 세그먼트 동기 신호는 복조기 필드 동기 펄스(29)보다 13 마이크로 초(microseconds) 전에 나타난다. 결손된 세그먼트에 대한 응답으로 생성된 패킷 에러 신호(31)가 전송 버스(48)를 따라 전달되고 있는 데이터 패킷에 대응되지 않기 때문에, 이러한 특정 에러 신호는 폐기(discard)되어야 한다. 이는 마이크로프로세서(60)의 필드 동기 레지스터 내의 판독 포인터(read pointer)를 증분함으로써 달성된다. 이러한 증분이 발생하는시점에서, 도 4에서 도시된 바와 같이, 기록 포인터(write pointer)는 이미 판독 포인터보다 하나의 펄스만큼 앞서 있으며, 따라서 소프트웨어 패킷 에러 신호(31)는 그와 연관된 데이터 패킷의 프레이밍이 필요한 때보다 앞선 시점에 이미 이용 가능한 상태에 있게 된다.

도 5 및 도 6을 참조하면, 앞서 언급된 기능들을 구현하는데 사용되는 마이크로코드 목록(microcode listing)이 검토될 수 있다. 001 내지 069 행들은 세그먼트 동기 신호(20)의 조작(manipulation)을 다루는 반면, 070 내지 076 행들은 필드 동기 신호(29)를 다룬다. 단계(61)에서, 001 내지 004 행들은 초기화 기능들(initialization functions), 이를테면 인터럽트 상태 비트의 해제(clearing) 및 하나의 마이크로 초 타이머(microsecond timer)에 대한 세그먼트 동기 계수기(segment sync counter)의 업데이트를 수행한다. 실제의 소프트웨어 패킷 에러 생성 단계들은 005 내지 008 행들을 사용하여 단계(62)에서 시작되며, 캡쳐 상태 기기(capture state machine)를 재시작(restart)하고 리셋하는 단계와 마이크로프로세서(60)로 하여금 랜덤 액세스 메모리에 접속하도록 하는 단계를 포함한다. 009 내지 015 행들(단계(63))은, 후속 발신 데이터 패킷을 게이트(gate)하기 위해, 캡쳐된 소프트웨어 패킷 에러 신호(31)를 취하여 이를 현재의 데이터 세그먼트 상에 설정(set up)한다. 이 단계는 비트(15)에 포함된 SPE(31)의 값을 얻는 단계, 이를 FIFO 버퍼에 저장하는 단계, 및 FIFO 입력 포인터를 증분하는 단계를 포함한다. 단계(64)에서, 016 내지 022 행들은 마이크로프로세서(60) 인에이블 펄스를 정확히 재동기화(resync)하기 위해 최종 필드 동기 펄스(29) 이후의 데이터 패킷 트래픽(traffic)을 모니터링한다. 023 내지 026 행들(단계(65))은 SPE 신호(31)로 하여금, 도 4에 도시된 바와 같이, 상태를 변경할 시간이 되기 전까지 그 상태를 유지하도록 한다. 027 내지 033 행들이 사용되는 단계(66)에서는 계산된 지연 기간(calculated delay period)이 업데이트되는데, 여기서 그 지연은 세 개의 데이터 패킷마다 한 번씩 증분된다. 10.76MHz의 클록 주파수에 대하여, 지연 루프(delay loop)는 루프 당 약 0.629 마이크로 초(microseconds per loop)이고, 발신 데이터 패킷들의 세그먼트 세차 시간(segment precession time)은 약 0.2158 마이크로 초이다(0.629/0.2158은 약 3이다).

단계(66)가 완성된 후, 034 내지 042 행들은 HIGH SPE 신호(31)와 연관된 패킷을 억압(suppress)하기 위해 게이트 신호를 업데이트한다(단계(67)). 단계(68)에서, 043 내지 054 행들은 패킷 에러 계수(packet error count)의 일관성(consistency)을 검증한다. 필드 동기 신호 펄스(29)가 리드-솔로몬 디코더(44) 동기 펄스보다 55 세그먼트 동기 펄스들 전에 발생하기 때문에, 단계(69)에서 마이크로코드 055 내지 069 행들은 디코더(44) 동기 펄스의 발생을 예측하여 적절한 시간에 재동기화한다. 단계(70)에서 필드 동기 펄스(29)는 070 내지 076 행들에서 모니터링되고, 그 후 전체 프로세스가 단계(61)에서 다시 시작된다.

이 프로세스가 특정 주파수들, 세그먼트 지연들, 신호 경로들 등을 참조하여 설명되었지만, 본 발명은 다른 구성들에 적합하도록 조정(tailor)될 수 있다. 나아가, 절대 패킷 에러율(absolute packet error rate)에 기초하여, 또는 미리 결정된 기간에 걸쳐 에러율이 상대적으로 변하지 않는지 여부를 불문하고 상이한 프로토콜들이 사용될 수 있다.

Claims

데이터스트림을 포함하는 수신된 신호를 처리하기 위한 장치로서,

신호 디코더(44) - 상기 디코더(44)는 수신된 해독할 수 없는 데이터(indecipherable data)에 대한 응답으로 제1 에러 신호(17)를 생성함 -; 및

상기 제1 에러 신호(17)를 수신하며, 상기 제1 에러 신호(17)를 수신한 후에 제2 에러 신호(31)를 생성하는 전송 프로세서(transport processor; 60)

를 포함하는 장치.
제1항에 있어서, 상기 데이터스트림은 데이터 패킷들을 포함하는 변조된 신호(modulated signal)를 포함하는 장치.
제2항에 있어서,

후속 처리 단계들(subsequent processing stages; 15)로 데이터 패킷들을 전달하는 전송 버스(transport bus; 48); 및

적어도 하나의 동기화 신호(synchronization signal; 32) - 상기 전송 프로세서(60)는 상기 동기화 신호(32)의 수신에 대한 응답으로 상기 제2 에러 신호(31)를 생성함 -

를 더 포함하는 장치.
제3항에 있어서, 상기 전송 버스(48)를 통해 전달되고 있는 상기 데이터 패킷들과 동기화된 관계(synchronized relationship)를 갖기 위해 상기 제2 에러 신호(31)가 상기 전송 버스(48)로 전달되는 장치.
제4항에 있어서, 상기 제2 에러 신호(31)는 일련의 논리 하이 프레임들(logical high frames)로서 형성되고, 각각의 상기 논리 하이 프레임은 데이터 패킷과 연관되는 장치.
제5항에 있어서, 상기 제2 에러 신호(31)의 각각의 논리 하이 프레임의 지속시간(duration)이, 상기 논리 하이 프레임과 연관된 상기 데이터 패킷보다 큰 지속시간을 갖는 장치.
제6항에 있어서, 상기 제2 에러 신호(31)의 각각의 논리 하이 프레임이, 상기 논리 하이 프레임과 연관된 상기 데이터 패킷보다 이른 시간(earlier time)에 시작되는 장치.
제7항에 있어서, 상기 제2 에러 신호(31)의 각각의 논리 하이 프레임이, 상기 논리 하이 프레임과 연관된 상기 데이터 패킷보다 늦은 시간(later time)에 끝나는 장치.
제8항에 있어서, 상기 수신된 신호로부터 상기 동기화 신호(32)를 유도(derive)하는 복조기(demodulator; 22)를 더 포함하는 장치.
제9항에 있어서, 상기 전송 프로세서(60)가 마이크로프로세서(micro processor; 60)로서 구현되는 장치.
데이터 패킷들을 포함하는 이미지 대표 데이터스트림(image representative datastream)을 포함하는 수신된 신호를 처리하는 동안 발생하게된(encountered) 에러에 기초하여 에러 신호를 생성하기 위한 시스템으로서,

제1 에러 신호(17)를 생성하는 순방향 에러 검출 및 수정 디코더(forward error detecting and correcting decoder; 44);

상기 수신된 신호로부터 유도된 동기화 신호(32); 및

상기 제1 에러 신호(17) 및 상기 동기화 신호(32)를 수신하도록 상호접속(interconnect)되며, 상기 제1 에러 신호(17) 및 상기 동기화 신호(32)에 대한 응답으로 제2 에러 신호(31)를 생성하는 전송 프로세서(60)

를 포함하는 시스템.
제11항에 있어서, 상기 데이터 패킷들을 후속 처리 단계들(15)로 전달하는 전송 버스(48)를 더 포함하는 시스템.
제12항에 있어서, 상기 제2 에러 신호(31)가 그와 연관된 데이터 패킷들과 동시에 상기 전송 버스(48)를 통해 전달되는 시스템.
제13항에 있어서, 상기 데이터 패킷들은 일련의 이격된 이산 프레임들(discrete spaced apart frames)로서 전달되고, 상기 제2 에러 신호(31)는 결함 데이터 패킷(defective data packet)의 프레임에 걸쳐 있는(span) 지속시간을 가짐으로써 상기 결함 데이터 패킷 내의 에러를 나타내는 시스템.
제14항에 있어서, 상기 데이터 패킷 내에 에러가 존재하지 않을 때 상기 제2 에러 신호(31)가 논리 로우 상태(logical low state)를 취(assume)하는 시스템.
제15항에 있어서, 상기 순방향 에러 검출 및 수정 디코더(44)가 리드-솔로몬 디코더(Reed-Solomon decoder)인 시스템.
제11항에 있어서, 상기 전송 프로세서(60)가 마이크로프로세서(micro processor; 60)로서 구현되는 시스템.
데이터 패킷들을 포함하는 이미지 대표 데이터스트림을 포함하는 수신된 신호를 처리하기 위한 시스템에 있어서, 패킷 에러 신호를 생성하는 방법으로서,

복조 신호를 생성하도록 상기 수신된 신호를 복조하는 단계;

제1 에러 신호(17)를 생성하도록 상기 복조 신호의 에러를 검출하는 단계(error detecting);

상기 제1 에러 신호(17)를 전송 프로세서(60)로 전달하는 단계;

동기화 신호(32)를 상기 전송 프로세서(60)로 전달함으로써 상기 제1 에러 신호(17)를 특정 데이터 패킷과 연관시키는 단계(associating); 및

상기 전송 프로세서(60)에 의해 수신되는 상기 동기화 신호(32)에 대한 응답으로 제2 에러 신호(31)를 생성하는 단계

를 포함하는 방법.
제18항에 있어서, 상기 제2 에러 신호(31)를 일련의 이산 프레임들(discrete frames)로서 생성하는 단계 - 각각의 프레임은 연관된 데이터 패킷보다 긴 지속시간을 가짐 - 를 더 포함하는 방법.
제18항에 있어서,

연관된 데이터 패킷이 시작되기 전에 상기 제2 에러 신호의 각각의 이산 프레임(discrete second error signal frame)을 시작하는 단계; 및

연관된 데이터 패킷이 종결된 후에 상기 제2 에러 신호의 각각의 이산 프레임을 중지하는 단계

를 더 포함하는 방법.
제19항에 있어서, 상기 에러를 검출하는 단계는 리드-솔로몬 에러 검출 및 수정을 포함하는 방법.