KR20040101557A

KR20040101557A - Ｃｄｍａ 통신시스템의 플렉시블 코릴레이션 및 큐잉

Info

Publication number: KR20040101557A
Application number: KR10-2004-7017173A
Authority: KR
Inventors: 윤 김; 데이비드 피. 구르니; 안토니 알. 술러; 주안 예
Original assignee: 모토로라 인코포레이티드
Priority date: 2002-04-26
Filing date: 2003-03-17
Publication date: 2004-12-02
Also published as: AU2003223290A1; CN1650590B; JP4283216B2; US6788731B2; WO2003092236A1; JP2005524284A; US20030202569A1; CN1650590A; KR100632319B1

Abstract

통신 시스템을 위한 프로그래밍가능한 코릴레이터는 아날로그-디지털 변환기(ADC)와 커플링되는 입력큐를 포함한다. 입력큐는 ADC로부터 전달된 샘플링된 데이터 스트림이 기록되는 RAM(RAM)를 포함한다. 입력큐는 폭 2M을 가지는 메모리의 두 개의 뱅크를 포함한다. M개의 샘플들 상에서 플렉시빌리티를 가지는 복소 코릴레이터가 동작한다. 코릴레이터는 입력큐로부터의 2M개의 샘플들로부터 M개의 복소 샘플들을 판독하도록 커플링된다. 의사-잡음 크로스바 유닛이 발생된 PN 코드를 회전하여 복소 코릴레이터 내의 입력큐 데이터의 회전에 정합하도록 동작한다.

Description

ＣＤＭＡ 통신시스템의 플렉시블 코릴레이션 및 큐잉{FLEXIBLE CORRELATION AND QUEUEING IN CDMA COMMUNICATION SYSTEMS}

다이렉트 시퀀스(direct sequence) 등의 코드분할 다중엑세스 시스템(Code division multiple access systems)(이하, "DS-CDMA"라 함) 통신 시스템은 800㎒에서 작동하는 셀룰러 전화시스템 및 1800㎒에서 작동하는 개인휴대단말기(personal communication system; 이하, "PCS"라 함)에서 사용하기 위한 것이다. 예를 들어, DS-CDMA 시스템에서, 모든 셀의 모든 기지국은 통신용으로 동일한 무선주파수를 사용할 수 있다. 기지국은 이러한 시스템에서 특유하게 할당된 스프레딩 코드에 의해 특유하게 식별될 수 있다. 소정의 의사 무작위추출의(pseudorandom) 노이즈(이하, "PN"이라 함) 시퀀스 또는 최대 길이 선형 피드백 시프트 레지스터 시퀀스(이하, "m-시퀀스"라 함)가 사용자에게 데이터 스트림을 스프레딩하는데 사용된다. 직교 변조된 시스템에서, 하나의 시퀀스가 동상(in-phase)(이하, "I"라 함) 채널 심볼의 I 채널 스프레딩에 사용되고, 다른 시퀀스가 직교(quadrature)(이하, "Q"라함) 채널 심볼의 Q 채널 스프레딩에 사용된다. 제3 세대 파트너쉽 프로젝트(3^rdGeneration Partnership Project)(이하, "3GPP"라 함) 광대역 CDMA(이하, "WCDMA"라 함) 및 위성 위치확인시스템(Global Positioning System)(이하, "GPS"라 함)에서, 골드(Gold) 코드가 m-시퀀스 대신에 스프레딩 시퀀스로서 통상 사용된다.

통상, I 및 Q 채널 상으로 스프레딩하기 전에, 전송하기 위한 심볼은 왈시 또는 직교가변 스프레딩 계수기법(OVSF; Orthogonal Variable Spreading Factor) 코드 커버링으로서 알려진 처리를 사용하여 스프레딩된다. 호출시, 각각의 이동국에는, 각각의 이동국에 대해 서로 다른 왈시 또는 OVSF가 사용된다고 가정하여, 소정의 셀 내에 있는 각각의 이동국으로의 전송이 다른 이동국으로의 전송과 직교가 됨을 확실하게 하기 위해, 기지국에 의해 특유의 왈시 또는 OVSF 코드가 할당된다. 이러한 방법으로, 기지국과 이동국간의 양방향 통신을 위해 채널이 설립된다. 예를 들어, 이동국은 수신 데이터를 특유의 왈시 및 PN 코드로 코릴레이팅함으로써, 기지국과 동기화된다. 골드, 바커(Barker), 카사미(Kasami) 코드와 같은 다른 코드가 사용될 수 있고, 통상, 모든 코드는 결합하여 사용될 수 있다.

통상, 이동국은 수신가능한 신호의 유사 노이즈(PN; pseudo-noise) 코드 페이즈를 탐색하는 수신기 탐색부로서 코릴레이터를 사용한다. 이동국이 통신하는 기지국(들)의 PN 코드 페이즈를 스프레딩하는 정확한 I 및 Q 채널을 아는 것은, 기지국에 의해 송신되는 모든 다른 코드 채널의 코히어런트 검출을 하게 한다. 통상의 DS-CDMA 이동국 수신기는 3개 이상의 독립적으로 제어되는 핑거를 가지는 레이크 수신기를 사용하고, 이 레이크 수신기에는 수신기 페이즈 탐색부에 의해 결정되는 정확한 PN 시퀀스 페이즈로 시간이 할당된다.

레이크 핑거는 코릴레이터를 포함하는 수신기 탐색기 및 복조기를 포함한다. 코릴레이터는 데이터 스트림을 소정의 PN 코드 시퀀스로 승산하여(데이터 요소를 인버팅하거나 인버팅하지 않는 키로서 시퀀스를 사용하여), 그 결과를 합산하여 디코딩된(디스프레딩된) 신호를 제공한다. 올바른 PN 시퀀스(또는 코드 페이즈)를 유지하는 중심생각은 결론적인 데이터 심볼 결정에 도달하기 위해 겉보기에 랜덤 데이터 패턴을 성공적으로 합산하는 정확한 시퀀스를 하는 것이다. PN 시퀀스에 따른 데이터의 인버팅 및 합산의 처리는 통상 코릴레이션이라고 한다. 그러나, 다음 세대 CDMA 및 GPS 시스템의 제안된 시리즈로, 수개의 서로 다른 코릴레이터 하드웨어 구성은 모든 제안된 시스템을 수용하기 위해 필요하다. 예를 들어, 광대역 CDMA 시스템은 수용하기 위해 필요한 변화하는 스프레딩 코드 및 칩레이트를 제공할 수 있다.

통상, 종래의 코릴레이션 기술은 2개의 형태중 하나의 형태를 포함한다. 제1 형태는, 상술한 바와 같이, 소정의 애플리케이션에 필요한 주문형직접회로(ASIC; application specific integrated circuit) 상에 구현되는 전용 하드웨어 코릴레이터를 포함한다. 오버헤드를 최소화하기 위해 코릴레이터 작동 블록의 일부를 재사용하는 최적화가 실행될 수 있지만, 작동모드의 어떠한 약간의 변화도 수개의 파라미터(예를 들어, 스프레딩 코드, 코릴레이터 길이, 데이터 형태 등)중 어느 하나의 파라미터를 조절하기 위해 하드웨어의 변화를 필요로 한다.

종래의 제2 형태의 코릴레이터는 조절가능한 코릴레이션 길이를 제공한다. 그러나, 이러한 형태의 코릴레이터는 소정의 에어 인터페이스에 따라 의존하므로, 하드웨어와 함께 포함되는 PN 생성유닛에 의해 제약이 따른다. 또한, 이러한 형태의 코릴레이터는 통신 표준전용 메모리 유지 공간을 포함한다.

따라서, 수개의 종래 및 다음 세대 CDMA 통신 표준에 의해 생성된 하나(또는 다수의) 신호를 탐색, 수신, 추적할 수 있는 하나의 프로그래밍가능한 범용 CDMA 프로세서가 요구된다. 이러한 형태의 전용 프로세서 아키텍처는 애플리케이션 전용 프로세서라고도 한다. 또한, 전용 레지스터/메모리 유지 공간의 제약(통상의 하드웨어 또는 ASIC 구조에서처럼)없이 처리를 제공하는 이점이 있다. 또한, 통신장치내의 다른 또는 추가의 하드웨어를 설치할 필요없이(동일한 비용으로) 달성할 수 있는 이점이 있다.

본 발명은 무선통신시스템에서 신호수신에 관한 것으로서, 특히 CDMA 통신시스템에서 신호 코릴레이팅에 관한 것이다.

도 1은 본 발명에 다른 CDMA 수신기 아키텍처의 개략블록도.

도 2는 원칩 실수 코릴레이터 실시예의 개략블록도.

도 3은 원칩 복소 코릴레이터 실시예의 개략블록도.

도 4는 본 발명에 따라 실수 모드 코릴레이션에 사용되는 도 3의 코릴레이터의 개략블록도.

도 5는 도 1의 복소 코릴레이터의 개략블록도.

도 6은 도 1의 입력 큐의 개략블록도.

도 7은 도 6읜 입력 큐의 데이터 샘플을 도식적으로 나타낸 도.

도 8은 본 발명에 따른 페이즈 코릴레이션의 개략블록도.

도 9는 본 발명에 따른 방법의 흐름도.

본 발명은 다양한 종래 및 다음 세대 CDMA 통신표준들에 의해 발생된 어느 하나 또는 다수의 신호를 탐색, 수신, 추적할 수 있는 프로그래밍가능 CDMA 처리를 위한 장치 및 방법을 제공한다. 이는, 범용 하드웨어 구조상에서 달성되고, CDMA 통신시스템에서 사용되는 소정의 CDMA 에어(air) 인터페이스가 필요함을 해결하기 위하여 소프트웨어 업로딩만을 필요로 한다. 여기서 개시된 본 발명은 입력신호의 프로그래밍가능한 코릴레이션 또는 디스프레딩을 허용하는 플렉시블 마이크로코딩된 CDMA 프로세서, 다수의 독립 신호원, 샘플폭(프리시전(precision)), 오버샘플링 레이트, 및 샘플클록을 허용하는 프로그래밍가능한 입력큐 아키텍처 등과 같은 콤포넌트로 이루어진다. 통상, 입력큐는 캡처링된 데이터를 소정의 처리를 위해 프로그래밍가능 코릴레이터로 공급한다. 통산, 입력원은 상술한 처리 아키텍처의 입력장치(또는 입력레지스터)로 공급되고, 아날로그 디지털 컨버터(이하, "ADC"라 함) 또는 다른 전처리 콤포넌트(예를 들어, 디지털 채널 필터 등)로부터 데이터를 공급한다. 다수의 입력소스(예를 들어, 채널)는 다수의 통신 표준, 다수의 안테나(예를 들어, 다이버시티) 등을 지원하는데 사용될 수 있다.

특히, 본 발명은 임의의 코드 또는 시스템 특유정보를 피연산자(operand) 메모리라고 하는 장시간 저장유닛으로 유지할 수 있는 집중형 레지스터 파일을 가지는 내장형 범용 마이크로코딩된 엔진에 따라 작동할 수 있는 프로그래밍가능 코릴레이터 및 입력큐를 제공한다. 당해 기술분야에서 널리 알려진 바와 같이, 모든 프로세서는 일부 타입의 마이크로코딩된 명령에 따라 작동한다는 점을 유의해야 한다. 본 발명에 필요한 바와 같이, 마이크로코드(또는 메모리의 명령)는 어떠한 소정의 CDMA 환경에서도 작동되기 위해 적용된다. 제어 마이크로코드는 RAM 테크놀로지, ROM 테크놀로지에 존재할 수 있거나, 또는 다른 장치(예를 들어, 프로세서)에 의해 생성될 수 있다. 또한, 마이크로코딩된 엔진은 프로그래밍가능 프로세서로부터 마이크로코드 제어를 받는 연산유닛(arithmetic logic unit)(이하, "ALU"라 함)을 포함하며, 코프로세서(co-processor)의 플렉시빌리티를 뛰어 넘는 플렉시빌리티를 향상시키기 위해 다른 보조 ALUs를 아키텍처 내에 포함할 수 있다.

본 발명은 여기서 설명하는 바람직한 실시예와는 다른 애플리케이션을 가질 수 있고, 상세한 설명은 단지 본 발명을 설명하기 위한 것이고, 본 발명의 범위를 제한하는 것으로 여겨져서는 안된다. 명세서가 신규한 것으로 여겨지는 본 발명의 특징을 정의하는 청구범위로 결론을 맺지만, 본 발명은 첨부도면과 함께 상세한 설명을 통해 더 잘 이해될 수 있으며, 도면에서 동일 도면부호는 동일 부재를 나타낸다. 본 발명에서 정의하는 바와 같이, 무선전화기는 무선주파수대에서 전자기파를 사용하여 정보를 기지국과 통신하는 통신장치이다. 통상, 무선전화기는 휴대가능하고, 사용될 때, 사람의 머리까지, 나아가 귀까지 들 수 있다.

본 발명의 개념은 RF 신호의 송수신을 필요로 하는 임의의 전자제품에 사용되는 것이 이점이 있지만, 애플리케이션은 이러한 제품에 한정되지 않는다. 바람직하게는, 통신장치의 무선전화기부분은 개인용 통신에 적합한 셀룰러 무선전화기이지만, 페이저, 코드없는 무선전화기, 또는 개인용휴대단말기(PCS; Personal Communication Service)일 수 있다. 무선전화기 부분은 아날로그 통신표준 또는 디지털 통신표준에 따라 설계될 수 있다. 통상, 무선전화기 부분은 RF 송신기, RF 수신기, 제어기, 안테나, 배터리, 듀플렉스 필터, 주파수 합성기, 신호 프로세서, 및 키패드, 디스플레이부, 제어 스위치 및 마이크로폰중 적어도 하나를 포함하는 사용자 인터페이스를 포함한다. 또한, 무선전화기 부분은 페이징 수신기를 포함할 수 있다. 셀룰러폰 내에 내장된 전자부품은 페이저와 같은 양방향 무선 수신기 또는 선택적 무선 수신기로서 당해 기술분야에서 널리 알려져 있고, 본 발명의 통신장치 내에 내장될 수 있다. 본 발명은 코릴레이션(또는 도트프로덕트(dot-product)) 작동이 필요한 임의의 신호 처리 문제, 특히 데이터 세트중 어느 한 데이터가 2개의 값인 경우의 문제에 적용될 수 있다.

도 1은 본 발명을 활용할 수 있는 CDMA 통신장치의 통상적인 레이크 수신기 아키텍처를 나타낸다. 예를 들어, 통신장치는 종래의 셀룰러 무선송수신기 회로를 가지는 셀룰러 무선전화기 내에 내장되며, 당해 기술분야에서 널리 알려져 있으므로, 간단히 설명하기 위해 여기서는 설명을 생략한다. 셀룰러 전화기는, 본 발명에 따라 콤팩트 하우징 내에 내장된 사용자 인터페이스와 같은 종래의 셀룰러폰 하드웨어(간단히 설명하기 위해 여기서는 설명하지 않음)를 포함하며, 안테나 시스템을 더 포함한다. 각각의 소정의 무선장치는 본 발명의 개념을 구현하기 위한 기회, 및 각각의 애플리케이션에 대해 선택된 수단을 제공한다.

통상, 통신시스템(100)은 무선전화기(104)와 같은 하나 이상의 이동국과 무선통신하도록 구성된 기지국(102)과 같은 복수의 기지국을 포함한다. 무선전화기(104)는 하나 이상의 사용가능한 CDMA 통신표준을 통해 기지국(102)을 포함하는 복수의 기지국과 통신하기 위해 CDMA 신호를 수신(및 송신)하도록 구성된다. 이 예에서, 통신시스템(100)은 TIA/EIA 인터림(Interim) 표준 IS-95, 800㎒에서 작동하는 "듀얼모드 광대역 스프레드 스펙트럼 셀룰러시스템에 대한 이동국-기지국간 호환성 표준"에 따라 작동한다. 다른 방법으로는, 통신시스템(100)은 1800㎒에서 작동하는 PCS 시스템을 포함하는 다른 CDMA 시스템에 따라 작동한다.

기지국(102)은 스프레드 스펙트럼 신호를 무선전화기(104)로 송신한다. 통신시, 트래픽 채널 상의 심볼들은, 당해 기술분야에서 알려진 바와 같이, 왈시 커버링(covering)이라고 알려진 처리에서 PN 및 왈시 코드를 사용하여 스프레딩된다. 무선전화기(104)와 같은 각각의 이동국은, 각각의 이동국으로의 채널 송신이 다음 이동국으로의 채널 송신과 직교가 되도록 기지국(102)에 의해 특유의 왈시 코드가 할당된다. 스프레드 신호는 I 및 Q 신호를 형성하도록 변조된 직교위상 편이변조(QPSK; quadrature phase shift keyed) 신호이다. I 및 Q 신호는 2개의 소정의 PN 시퀀스를 사용하여 각각 스프레딩된다. 동일한 I 및 Q 스프레딩 시퀀스는 통신시스템(100)에서 모든 기지국에 의해 사용된다. 8-PSK, 64-QAM, 256-QAM 등과 같은 더 높은 M진 변조방식이 입력될 수 있다. 또한, 서로 다른 코드 레이트(즉, 비트(심볼)당 칩수)가 허용될 수 있다.

무선전화기(104)는 안테나(106), 아날로그 전단(front end)(108), 아날로그 디지털 변환기(이하, "ADC"라 함)(110)와 같은 적어도 하나의 입력장치를 포함하는수신경로, 프로그래밍가능 코릴레이터(129)를 가지는 프로그래밍가능 프로세서(114), 및 예를 들어 호출(call) 프로세서를 가지는 DSP와 같은 제어기 또는 프로세서(116)를 포함한다. 선택적으로는, 예를 들어, 다이버시티(diversity)를 위한 멀티안테나 시스템에서, 또는 멀티모드 시스템에서, ADC(109) 및 ADC(111)로 도시된 바와 같이, 다른 수신기 입력경로가 포함될 수 있다. 임의의 또는 모든 ADCs는 서브칩 샘플을 제공하기 위해 오버샘플링(oversampling)을 제공한다. 안테나(106)는 기지국(102) 및 근처의 다른 기지국으로부터 RF 신호를 수신한다. 수신된 RF 신호의 일부는 기지국에 의해 직접 송신된 직선 형태의 사이트(sight) 방사선이다. 다른 수신된 RF 신호는 반사된 방사선이고 시간상 지연된다. 수신된 RF 신호는 안테나(106)에 의해 전기신호로 변환되고 아날로그 전단(108)으로 제공된다. 아날로그 전단(108)은 신호를 필터링하고 기저대역(baseband) I 및 Q 신호로의 변환을 제공한다. 기저대역 I 및 Q 신호는 적어도 하나의 ADC(110)로 제공되고, ADC(110)는 기저대역 I 및 Q 신호를 후속 처리를 위해 프로그래밍가능 프로세서(114)의 제어하에 입력큐(113)를 통과하는 I 및 Q 디지털 데이터로 변환시킨다.

메인프로세서(116)는 무선전화기(106)의 일반적인 기능을 제어한다. 바람직하게는, 메인프로세서(116)는 디지털 신호 프로세서 또는 마이크로콘트롤러이다. 메인프로세서는 저장된 명령 프로그램에 응답하여 작동하고, 이러한 명령 및 다른 데이터를 저장하는 메모리(132)를 포함한다. 물론, 메인프로세서는 무선전화기(104)의 다른 구성요소에 접속되어 있다. 이러한 접속은 도면을 복잡하기 않기 위해 도시하지 않는다. 프로그래밍가능 코릴레이터 블록(128)은 수신, 탐색, 추적하도록 작동가능하며, 서로 다른 마이크로코드의 세트를 활용하여 CDMA, WCDMA 및 GPS 시스템에서 작동가능한 프로그래밍가능 프로세서(114)의 일부이다. 메모리(130)는 RAM 또는 ROM일 수 있고, 데이터 저장 및 명령 마이크로코드 저장을 위해 사용가능하다. 입력큐(113)는 프로그래밍가능 프로세서(114)의 제어하에 있으며, 프로그래밍가능 프로세서(114)는 코릴레이팅되는 데이터가 소프트웨어 마이크로코드를 통해 제어되도록 플렉시블 코릴레이터(128)를 제어한다. 다른 방법으로는, 별도의 메모리가 마이크로코드를 저장하도록 제공될 수 있다. 다른 경우, 마이크로코드 메모리 블록은 모든 프로그래밍가능 서브블록(즉, PN 크로스바 유닛, PN ALU, 복소 코릴레이터, 및 입력큐 메모리)에 접속되어 프로그래밍가능 서브블록을 제어하며, 이러한 접속은 도면을 간단히 하기 위해 도시하지 않았다.

실제에 있어서는, 메인프로세서(116)는 프로그래밍가능 CDMA 프로세서(114)에게 "3GPP 제1 단계 탐색을 수행하라"라는 작업 지향형 메시지를 보낼 수 있다. 본 발명의 바람직한 실시예에서, 메인프로세서(116)는 프로그래밍가능 프로세서(128)에게 프로세서(114)의 명령 메모리(130) 내에 이미 있는 명령으로의 점프 포인터(또는 벡터)를 제공하거나, 또는 메모리(130) 내로 새로운 명령을 로딩한다. 일단 명령이 프로그래밍가능 프로세서(114) 내에 존재하거나 로딩되면, 입력큐(113), 프로그래밍가능 코릴레이터(128), 및 프로그래밍가능 프로세서(114)에 의해 수행되는 모든 것(메인프로세서(116)는 제외)을 비교적 자동적으로 관리할 수 있다.

통상, DS-CDMA 수신기는 초기에 원하는 입력 스프레트 스펙트럼 신호(다중경로 신호 콤포넌트를 포함함) 모두를 획득하는 시스템 포착(acquisition) 모드에서 작동하고, 다중경로 신호 프로파일을 감지하고 입력 데이터 채널을 복조하는 추적모드에서 작동한다. 통상, 포착하는 단계는 하나 이상의 소스로부터 파일럿 스프레딩 시퀀스를 검지하는 단계를 포함한다. 통상, 입력 데이터 채널의 복조는 파일럿 및/또는 왈시/OVSF 코드 코릴레이션(또는 데이터 심볼 디스프레딩), 지연동기루프(DLL; delay locked loop) 코릴레이션, 주파수동기루프(FLL; frequency locked loop) 코릴레이션과 같은 코렐레이션 작업을 포함한다. 다수의 액티브 코드 채널 또는 다수의 기지국은 모든 기본적인 코릴레이션 작동에 대한 필요성을 증가시킨다.

입력큐로부터 정확한 데이터를 액세스하고 정확한 PN 페이즈로 코릴레이팅함으로써, 프로그래밍가능 코릴레이터 블록이 수신기 핑거 또는 탐색기로서 작용할 수 있으므로, 당해 기술분야에서 알려진 바와 같은 종래의 레이크 수신기 핑거는 본 발명에서 필요하지 않는다. 또한, 본 발명은 마이크로코드(소프트웨어) 제어 하에 데이터를 시프팅하거나 또는 PN 시퀀스를 시프팅함으로써 초기/후기 코릴레이션을 수행할 수 있다. 또한, 프로그래밍 가능 프로세서는 칩레이트(chiprate)보다 빨리 (실시간으로) 실행할 수 있으므로, 코릴레이터는 샘플 데이터의 후속 세트가 입력되기 전에 다수의 데이터 시퀀스에 대해 코릴레이팅할 수 있다(초기, 정시, 후기 핑거 코릴레이션 정보, 다수의 방사선 신호 등을 얻기 위해). 통상, 프로그래밍가능 코릴레이터 및 프로세서 아키텍처는 클록 또는 명령 사이클당 수개의 칩 또는 데이터 샘플을 처리할 수 있다. 이러한 동시적인(또는 병렬적인) 작동은 본 발명에 따라 매우 높은 처리 수율을 얻을 수 있다.

프로그래밍가능 프로세서(114)는 메모리(130) 또는 레지스터 파일을 가지는 코릴레이터(128)를 포함한다. 일 예에서, 아날로그전단(108)은 기지국(102)을 포함하는 복수의 기지국으로부터 무선전화기(104)에 의해 수신되는 신호를 검출한다. 프로그래밍가능 프로세서(114)는 메모리(130) 또는 레지스터 파일을 가지는 코릴레이터(128)를 포함한다. 코릴레이터(128)는 ADC(110)로부터 수신되는 검출된 데이터 샘플(PN) 시퀀스와 메모리(130)에 저장되거나 PN 발생기로부터 공급될 수 있는 소정의(시스템 특정의) PN 시퀀스를 비교하고, 메인프로세서(116)로부터 복조된 데이터 스트림을 생성한다. 상술한 실시예에서, 코릴레이터(128)는 PN 연산유닛(PN ALU)(144), PN 크로스바유닛(143), 및 수치제어발진기(NCO; numeric control oscillator)(141) 및 국부 어큐뮬레이터(142)를 가지는 프로그래밍가능 복소 코릴레이터(140)를 포함한다.

프로그래밍가능 코릴레이터(128)는 ADC(110)로부터 I 및 Q 데이터 스트림을 수신한다. 이 예에서, 샘플 데이터는, 직접 수신되거나 초기의 방사선, 및 시간지연을 가지는 반사된 방사선을 포함하는 기지국(102)으로부터 수신되는 변조된 스프레드 스펙트럼 신호에 대응한다. 이 데이터는 기지국(120) 및 모든 다른 기지국에서 I 및 Q 채널을 스프레딩하는데 사용되는 PN 시퀀스 및 왈시 코드를 포함할 수 있다.

코릴레이터(128)는 검출된 I 및 Q 샘플 시퀀스를 왈시 또는 OVSF 코드를 포함할 수 있는 소정의 PN 시퀀스와 비교한다. 통상, 소정의 PN 시퀀스는, 입력 샘플 데이터와 코릴레이팅하기 전에, 수신기의 왈시 또는 OVSF 코드와 배타적 논리합(exclusive-OR)된다. 일한 시퀀스는 PN ALU(144)에 의해 미리 생성되고 단기간 메모리 또는 레지스터 파일(130)에 저장되거나 프로그래밍가능 코릴레이터(128) 내로 직접 공급된다. 통상, PN 생성유닛(144)은 하드웨어(ASIC) 기반이거나 소프트웨어(마이크로코드) 프로그래밍가능하다는 것을 유의해야 한다. 일 예에서, 소정의 PN 시퀀스는 모든 기지국에서 I 및 Q 채널을 스프레딩하는데 사용되는 단기 PN 시퀀스의 일부에 대응한다. 무선전화기(104)는, 필요한 만큼 생성될 수 있는 PN 값의 고정 패턴을 저장할 수 있는 메모리(132) 또는 메모리(130)와 같은 저장부를 포함한다. 그러나, 하나의 메모리가 사용될 수 있음을 인식해야 하고, 또한 바람직하다. 소정의 PN 시퀀스는, 예를 들어 단기 PN 시퀀스와 같은 512개의 PN 시퀀스의 후기 칩과 같은 소정수의 PN 시퀀스의 칩을 구비하는 고정 패턴을 포함한다.

프로세서(116)의 제어 하에 있는 수신기 탐색기(114)는 ADC(110)에 의해 제공되는 수신 데이터의 스트림을 검사한다. 이 데이터는, 기지국(102)과 같은 하나 이상의 기지국으로부터 수신되는 스프레드 RF 신호에 대응하는 검출된 PN 시그니처(signature) 시퀀스를 포함할 수 있다. 상술한 예에서, 신호는 I 심볼 및 Q 심볼을 포함하는 각각의 신호 각각과 함께 직교변조된다. I 심볼은 I PN 시퀀스를 사용하여 스프레딩되고, Q 심볼은 Q PN 시퀀스를 사용하여 스프레딩된다. 복소 코릴레이터(140)는, 소정의 기간동안, 검출된 PN 샘플 시퀀스와 소정의 PN 시퀀스를 비교하여 모든 수신가능한 기본 전송(즉, 스프레딩 코드 페이즈)의 에너지를 캡쳐링한다. 획득모드동안 통신시스템(100)과 같은 IS-95 DS-CDMA 통신시스템에 대해 바람직한 소정의 기간은 26-2/3 밀리세컨드이고, I 및 Q 채널을 스프레딩하는데 사용되는 PN 시퀀스의 모든 페이즈를 반복하는데 필요한 시간이다. 코릴레이터(140)는 I 채널에 대한 I 채널 코릴레이터 및 Q 채널에 대한 Q 채널 코릴레이터를 포함할 수 있고, 정확도를 향상시키기 위해 2개의 코릴레이터를 결합할 수 있다. 프로그래밍가능 코릴레이터는 프로세서(116)로부터 설정되는 마이크로코드 명령을 포함하는 작업 또는 명령 레지스터(미도시)를 포함할 수 있다.

본 발명의 신규한 특징은, 클록 사이클당 M개의 칩과 N개의 페이즈를 코릴레이팅할 수 있는 프로그래밍가능 코릴레이터(140), 및 탁월한 방법으로 캡쳐링된 샘플 데이터를 코릴레이터(140)로 제공하기 위해, 다수의 서로 다른 샘플링 클록레이트에서 다수의 A/Ds로부터 데이터 스트림을 저장할 수 있는 플렉시블 입력큐(113)를 사용하는 것이다. 선택적으로는, 정확한 PN이 입력큐로부터의 정확한 데이터에 적용되는 것을 보장하기 위해 PN ALU(144)에 의해 생성되는 PN 시퀀스를 시간에 맞게 리오더링시켜(re-order)(또는 회전시켜) 입력큐 샘플 데이터 시퀀스의 시간 시퀀스(또는 회전)를 매칭시키는 소형 PN 크로스바유닛(143)이 포함된다. 실제에 있어서는, 소형 PN 크로스바유닛(143)은 생성된 PN 코드 시퀀스의 시간상 리오더링을 제공하여 코릴레이터의 입력큐 데이터의 시간 시퀀스를 매칭시킨다. 이러한 방법은 입력큐의 하드웨어 복잡성(및 구현비용)을 상당히 감소시킨다. 이점이 있게도, 프로그래밍가능 코릴레이터(140)는, 규칙적인 코릴레이션으로 처리하기 전에 PN 코드값 또는 어큐뮬레이터의 시딩(seeding), 코릴레이션의 양, 코릴레이션의 주파수 조절, 수행되는 코릴레이션의 형태가 마이크로코드에 의해 제어될 수 있다는 점에서 종래기술의 하드웨어 코릴레이터보다 뛰어나다. 또한, 이러한 신규한 방법으로, 후술하는 바와 같이, 플렉시블 코릴레이터의 마스킹(masking) 기능을 사용하여 M만큼 나눌 수 없다 하더라도 임의의 수의 칩을 코릴레이팅할 수 있다. 또한, 본 발명에서 중요한 것은, 플렉시블 입력큐(113)가 정확한 M개의 연속적인 데이터 샘플을 추출하여 샘플 프리시전, 오버샘플링 레이트 및 원하는 샘플링 페이즈에 기초하여 코릴레이팅할 수 있다는 것이다.

복소 코릴레이터(140)는, 풀(full) 칩과 공간상 떨어져있는 플렉시블 입력큐(113)로부터 M개의 데이터 샘플에 작동하고, PN ALU(144)와 같은 플렉시블 마이크로코딩된 PN 생성기 또는 심지어 전용 하드웨어 PN 생성기에 의해 생성되는 복소 PN 시퀀스의 M개의 칩으로 코릴레이팅하는 병렬 코릴레이터이다. 복소 코릴레이터(140)의 핵심은, 도 2에 도시된 바와 같이 M개의 1비트 기능유닛이고, 도 3의 복소 코릴레이터 구성에 결합된다. 도 2 내지 도 4에서 멀티플라이어 블록이 인버팅 또는 논인버팅 블록으로 대체될 수 있음을 유의해야 한다. 프로그래밍가능 코릴레이터(140)는 입력 데이터 스트림의 각각의 샘플에 대해 다음과 같은 2개의 코릴레이션 동작을 수행하여 부분 코릴레이션 결과(도트프로덕트 합 또는 서브코릴레이션 값이라고 함), 즉 Iaccum+j*Qaccum을 결정한다.

(Data*PNI)+(DataQ*PNQ)+j(DataI*PNQ)-(DataQ*PNI)+Iaccum+j*Qaccum

(Data*PNI)+(DataI*PNQ)+Iaccum+j*Qaccum

여기서, DataI는 입력큐로부터의 데이터의 실수부, DataQ는 입력큐로부터의 데이터의 허수부, Iaccum은 코히어런트 어큐뮬레이션의 실수부, Qaccum은 코히어런트 어큐뮬레이션의 허수부, PNI는 생성된 PN 시퀀스의 실수부, 및 PNQ는 생성된 PN 시퀀스의 허수부이다. 통상, 장기 코릴레이션 동작은 단기 도트프로덕트 또는 서브코릴레이션 동작을 포함하여 이루어진다. 수학식 1은 크로스코릴레이션(cross-correlation) 프로덕트를 가지는 복소 코릴레이션(도 3 참조)을 제공하고, 통상 사용된다. 일정 경우, 복소 코릴레이션 대신에, 크로스 혼합없이 분리된 허수 데이터 및 실수 데이터를 유지하는 것이 바람직하다. 수학식 2는 본 발명에서 이러한 코릴레이션(도 2 참조)을 제공한다. 선택적으로는, 실수 PN 시퀀스만을 코릴레이팅하는 경우(도 4 참조), 클록 사이클당 M개 이상의 코릴레이션 칩을 수행하기 위하여 데이터경로의 허수측 상에 PN 공간이 존재한다. 실제에 있어서는, 스케일러블(scalable) 단일 명령 다수 데이터(SIMD; single instruction multiple data) 방식에서와 같이, 데이터를 세분함으로써(데이터폭을 반으로 감소시킴으로써), 별도의 성능 향상을 위해 M개의 칩으로부터 2M개의 칩으로의 코릴레이션의 칩수를 증가시킬 수 있다. 이러한 실수 모드 코릴레이션을 사용하는 것은 GPS, 일부 왈시 코릴레이션, 3GPP의 일부 채널 동기화 모드에서와 같은 소정의 경우에 이점이 있다. 이러한 모든 동작은 소프트웨어에 의해 마이크로코드를 통해 제어될 수 있다.

본 발명은 병렬적으로 효과적으로 동작하는 M개의 1비트 기능유닛(도 5 참조)을 사용한다. 이러한 기능유닛은 캐리 세이브 가산기(CSAs; carry save adders) 또는 왈러스(Wallace) 트리 구조 등을 사용하는 효과적인 하드웨어 구조에서 구현하는 것이 이점이 있다. M은 데이터의 적당한 클록 레이트를 얻는데 사용되는 기능유닛의 수를 정의한다. M은 일단 CDMA 동작시스템 및 필요한 처리 수율(processing throughput)이 결정되면 고정될 수 있거나, 변화하는 데이터 레이트를 허용하기 위해 변화할 수 있다. 다른 방법으로는, M은 고정될 수있고, 코릴레이터는 필요에 따라(예를 들어, WCDMA 또는 무선 LAN 시스템에서 데이터 레이트를 변화시키기 위해) 코릴레이션에 M개 미만의 샘플을 사용하기 위해 마스킹될 수 있다.

도 5를 참조하면, M개의 1비트 기능유닛(139) 각각에 대한 적용가능한 수학식(상기 수학식)의 결과는 마스킹유닛(152)에서 필요에 따라 마스킹된다. 통상, 이러한 마스킹은 투명적이고, 마이크로코드에 의해 제어된다. 그러나, 802.11 무선 LAN(WLAN) 시스템에서와 같이, 코릴레이팅할 데이터 샘플의 수가 M의 배수가 아니더라도, 별도의 또는 불필요한 데이터가 코릴레이션에서 합산되는 효과를 감소시키기 위해 사용자 정의가능 마스킹(152)이 적용될 수 있다. 다른 경우, 코릴레이터(139) 각각으로부터의 코릴레이팅된 데이터가 코릴레이터의 최종 복소 가산기(150)에서 가산될 수 있다.

본 발명의 다른 신규한 태양은, 코릴레이터(140)의 적어도 하나의 로컬 프로그래밍가능 NCO(141)를 포함하는 것이며, 이 NCO(141)는 M개의 서브코릴레이팅된 샘플의 I 및 Q 어큐뮬레이션에 대한 코히어런트 주사수 오프셋 보정을 제공한다. 이는 부분 코릴레이션(또는 서브코릴레이션) 결과의 회전(또는 복소 승산)에 의해 본 발명에서 달성된다. 필요한 주파수 보정(예를 들어, 사인 및 코사인 출력) 값의 정확도는 다수의 통상적인 애플리케이션에서 매우 낮지만(통상, 1~2 비트), 복소 승산기의 구현을 간단하게 하거나 매우 용이하게 한다는 것을 유의해야 한다. 각각의 NCO는, 당해 기술분야에서 널리 알려진 바와 같이, 국부발진기, 또는 주파수 오프셋 보정 소스의 진행 페이스를 계산하는데 사용되는 다수비트(multi-bit) 카운터로서 구현될 수 있다. 다수의 주파수 보정된 프로그래밍가능 코릴레이터의 구현은 하드웨어적인 면에서는 비교적 간단하고, 다수의 주파수 오프셋에 대한 코릴레이션 처리에서 직접적인 속도 증가를 가져온다. (가능한 또는 가정적인 주파수 오프셋 각각으로부터) 추가적인 코릴레이션 결과는 별도의 어큐뮬레이션 레지스터에 저장된다.

주파수 보정은 코히어런트 코릴레이션 동작시 주파수 및 위상 보정을 필요로 하는 통신시스템에서 특히 이점이 있다. GPS 및 다른 시스템에서처럼, 어떤 상황에서는, 코히어런트 코릴레이팅시 PN 시퀀스를 예측된 주파수 에러로 프리로테이팅(pre-rotating)함으로써, 장기 코릴레이션시 변조된 신호 콘스터레이션(constellation)의 가능한 주파수 회전을 추적하는 것이 바람직하다. 이는 최종 복소 공액(conjugate) 승산에 영향을 주는 코릴레이터의 국부 NCO를 사용함으로써 가능하다. 따라서, 원하는 주파수 보정은 M개의 샘플의 그룹(에를 들어, 프로그래밍가능한 코릴레이터의 도트 프로덕트 또는 서브코릴레이션 결과)에 즉시 적용된다. NCO 카운터의 스텝 크기는 입력 샘플 시퀀스의 예측 주파수 오프셋에 비례하도록 설정되고, 카운터의 출력은 복소 승산 처리에 사용되는 통상적인 사인 및 코사인 파형을 결정하기 위해 디코딩된다. 이점이 있게도, NCO 주파수 오프셋 보정값은 M개의 칩 코릴레이션이 결합된 후 적용되고, 다른 통상의 기술(주파수 오프셋보정값을 입력 샘플 시퀀스에 적용하는 기술 등)보다 훨씬 적은 하드웨어를 필요로한다. 또한, 상술한 기술은 다수의 동시적으로 주파수 조절된 코릴레이션에 대해 프로그래밍가능한 코릴레이션(즉, 도트 프로덕트) 하드웨어를 재사용한다.

명령 또는 클록 사이클당 다수의 칩을 처리하는 방법의 이점은, 도 6에 도시된 바와 같이, 플렉시블 입력큐(113)에 의해 프로그맹가능 코릴레이터(140)를 공급할 수 있다는 것이다. 통상, I 및 Q 샘플은, 다른(별도의) 데이터 배열이 가능할 수 있지만, 동일한 기본 메모리 위치로 패킹될 수 있다. M개의 데이터 샘플을 코릴레이터로 제공하는 방법의 핵심은, 입력 데이터를 RAM의 제1 뱅크(202) 및 제2 뱅크(204)에 저장하는 것이다. 각각의 뱅크는 적어도 M×2K 비트 범위이고, K는 각각의 실수 및 허수 데이터 샘플의 비트수(ADC 해상도에 의해 결정되기도 함)이고, M은 원하는 또는 필요한 처리 수율을 위해 필요한 코릴레이션 동작(명령 또는 클록 사이클당 칩)의 수이다. 예를 들어, M=4이면, 각각의 뱅크는 개념적으로 각각의 열마다 4개의 샘플 행을 가지지만, 각각의 열은 단일 메모리 위치로 이루어질 수 있다. RAM은 시스템 초기화상태에서 동적으로 할당되고, CDMA 시스템이 사용되는가에 따라서만 달라진다. 통상, 적어도 하나의 ADC(예를 들어, 도 1의 110)는 I 및 Q 샘플 데이터를 모든 뱅크를 채우는 입력큐로 제공한다. 적어도 하나의 ACD(예를 들어, 도 1의 109 및 111)이 데이터를 입력큐로 제공하면, 입력큐는 하나의 ADC로부터의 샘플로 우선 채워진 후, 다른 ADC로부터의 샘플로 채워진다. 일단 채워지면, RAM은 제1 어드레스로부터 선입선출(FIFO; first-in first-out) 방법으로 기입될 수 있다. 더블 버퍼링 등의 다른 버터링 방식이 사용될 수 있지만, 결코본 발명을 한정하기 위한 것이 아니다.

선택적으로는, 프로그래밍가능 코릴레이터는, 다단 코릴레이션을 위해 나중에 사용되는 코릴레이션 출력데이터를 입력큐에 기입할 수 있다. 달리 설명하면, 샘플 데이터는 소정의 샘플 페이즈 및 시간 오프셋에 대응하는 입력큐의 어드레스로부터 판독될 수 있고, 코릴레이팅되어 후속의 리코릴에이션을 위해 동일한 또는 다른 어드레스에서 입력큐로 기입될 수 있다. 이러한 저장 파라미터(예를 들어, 데이터위치, 오버샘플 레이트 등)는 소프트웨어 또는 마이크로코드 제어 하에 있다. 입력 데이터 스트림은 코릴레이터 또는 프로세서에 의한 명령 하에 멀티플렉서(208)에 의해 제어된다. 새로운 샘플 데이터 또는 코릴레이터 출력 데이터의 어드레스는 입력큐의 열(row)을 어드레싱하는 새로운 샘플 어드레스 및 코릴레이터 어드레스 제어라인에 의해 각각 제어된다. 이러한 데이터는 입력큐로 기입되는 데이터가 새로운 샘플 데이터인지 아니면 코릴레이터 출력 데이터인지에 따라 멀티플렉서(210)에 의해 멀티플렉싱된다. 어드레스 디코더(212)는 오버샘플 레이터 및 샘플 디시전에 따라 기입할 입력큐의 행(column)을 결정한다.

도 7은 M=4이고 오버샘플링 레이트=2(즉 칩레이트의 두 배)인 경우에 듀얼-뱅크 입력 큐에 로딩된 입력 데이터 스트림의 최초 32개의 신규 샘플들의 예들을 도시한다. 이 경우에, 데이터의 각 칩은 입력 큐 내의 한 행(제1 행) 내에 위치되는 두 개의 샘플들(예를 들어, 0 및 1)을 가지게 된다. 후속하는 두 개의 샘플들(예를 들면, 2 및 3)은 후속 행(제2 행) 내에 위치된다. M=4 이며, 두 개의 뱅크들이 존재한다면, 16개의 샘플들이 입력 큐의 최초 2개의 행들 내에 위치될 것이다.17번째 샘플은 다시 제1 행 내에서부터 시작하지만, 이번에는 후속하는 행(제3 행) 내에서 시작한다. 어드레스 디코딩 블록(도 6의 212)이 인입되는 샘플들을 큐 내에 위치시키는 이러한 작업을 지시한다. 만일, 예를 들어 이와는 다르게 시스템 내에 채택된 4x 오버샘플링이 존재한다면, 그러면 제1 행 내의 최초 4개의 요소들은 샘플들 0 내지 3을 포함하고, 제2 행은 샘플들 4 내지 7을 포함하는 식으로 진행되어 최초 4개의 행들이 32개의 샘플들로 채워질 때까지 계속될 것이고, 다 채워지면 반복될 것이다. 그러므로, 오버샘플링 레이트는 결과적으로 입력 큐 매핑을 정의한다. 전형적으로, 샘플은 각각 I 또는 Q 데이터를 포함하는데 이들은 입력 큐 내에 존재할 수 있도록 다양하게 변경될 수 있다. 그러나, 실수 모드 코릴레이션이 사용되기만 하면, 사용되지 않는 Q 샘플 공간에는 실수가 채워질 수 있으며, 입력 큐는 동일한 2M개의 코릴레이터로 유효하게 서브디바이딩될 수 있다. 또는, 인입되는 샘플 해상도의 절반 만이 필요하다면, 2M개의 패킹된 데이터 샘플들이 사용될 수 있다.

입력 큐로부터 데이터를 판독해 내기 위하여, 데이터는 디코더(206)에 의하여 선택되고 코릴레이터(도 2 내지 도 4에 도시된 것들 중 하나와 같은)로 전달될 수 있다. 다시 한번, 판독될 데이터의 어드레스가 마이크로코드의 제어 하에 신규한 샘플 어드레스 또는 코릴레이터 어드레스(만일 데이터가 코릴레이팅되어야 한다면)에 의하여 지원된다. 오버샘플링에 대한 지식은 어드레스 디코더(212)에 의하여 디코더(206)에 제공되는 행 위치(column location)를 제공한다. 본 발명에 의한 저장 기술은, RAM의 두 개의 뱅크들에 의하여 어드레싱된 입력 데이터의 2M개의연속된 샘플들을 제공한다. 이러한 방식으로, 두 개의 뱅크들은 오직 두 개의 행 어드레스만을 요구한다는 장점을 가지는데, 이들은 단일 어드레스 포인터 및 코릴레이터 데이터 내에서 판독하기 위한 디코더(212)에 의하여 제공된다. 예를 들어, M개의 코릴레이터가 샘플들 {0, 2, 4, 6}, 샘플들 {2, 4, 6, 8}, 샘플들 {4, 6, 8, 10} 또는 샘플들 {6, 8, 10, 12}와 함께 입력될 수 있다. 이때 모든 어드레스들은 단일 어드레스 포인터만을 가질 수 있다. 그러면, 데이터가 메모리 위치들에 겹치지 않으면, 두 개의 어드레스들은 동일할 것이다. 만일 어드레스가 겹치지 않는다면, 뱅크 1을 위한 어드레스는 뱅크 2를 위한 어드레스와 다를 것이다. 듀얼 뱅크 입력 큐의 장점을 도입하지 않는다면, 다중 판독 포트를 가지는 RAM이 사용되어야 하는데, 이 경우 하드웨어적으로 구현하는데 더 많은 비용이 소요된다.

실무상, 단일 어드레스 포인터가 메모리의 2개의 뱅크들로부터 입력 데이터의 최초 M개의 샘플들을 포인팅한다. 디코더(206)는 각 뱅크의 어드레스들을 제공하여 2M개의 샘플들로부터 M개의 적합하고 연속적인 행들을 선택함으로써 더욱 개선된 해상도를 제공하는데, 이런 동작은 각 뱅크로부터 상응하는 행들을 실질적으로 다중화하는 작업이다. 판독될 RAM의 적합한 어드레스들은 프로그래밍가능 코릴레이터 또는 프로세서의 마이크로코드에 의하여 제공되는 어드레스에 의하여 결정된다. 본 발명의 듀얼 뱅크 실시예는 단일 기록 포트를 사용하도록 하고, 단일 판독 포트 RAM을 사용하도록 하며 RAM의 각 뱅크 당 어느 두 개의 (행) 어드레스들도 동시에 접근되지 않을 것을 보장하는 기록 기술을 허용하는데, 이런 기술을 통하여 메모리 자원의 충돌 현상을 제거할 수 있다(즉, 최소 개수의 개별 RAM들이 입력 큐를 구현하기 위하여 사용되기 때문이다).

본 발명에 의한 저장 기법은 M 또는 2M개의 연속적인 풀 칩 선택(full chip selection)을 허용하기 위하여, 입력 데이터의 오버샘플링 레이트 및 샘플 프리시전을 고려한다. 다시 말하면, 마이크로코드는 데이터의 풀 칩(full chip) 내의 어느 오버샘플링 위치에서도 개시함으로써, 칩 내의 동일한 샘플링 페이즈에서 샘플들을 획득하기 위하여 풀 칩 길이에 의하여 모두 구분되는 M개 또는 2M개의 샘플들을 추출하도록 선택할 수 있다. 더 나아가, 입력큐는 소스에 의존하여 입력큐의 상이한 어드레스에 위치될 수 있는 다수개의 상이한 입력 소스들(예를 들어, ADC와 같은)로부터의 데이터 샘플들을 허용하도록 소프트웨어 형태로 세그멘팅될 수 있다. 이러한 호환성에 의하여, GPS 및 3GPP WCDMA와 같이 서로 완전히 상이한 두 개의 통신 시스템들로부터의 동시 수신은 물론, 다중 안테나 다이버서티 복조(diversity demodulation)를 가능하게 한다.

RAM으로부터의 M개의 샘플들은 샘플들의 연대순 정렬을 정정하기 위하여, 시간 순으로 적합하게 리오더링(또는 회전)되어야 한다. 바람직하게는, 데이터를 전술된 바와 같이 코릴레이터에 직접 전송하고 데이터 샘플들 대신에 PN 칩 시퀀스를 재정렬(또는 회전)함으로써 훨씬 적은 구현 비용으로 구현될 수 있는데, 그 이유는 실장할 때 적은 요구하는 하드웨어가 적기 때문이다. PN 칩 시퀀스는 PN 크로스바 유닛(PN crossbar unit) 내에서 시간 순으로 재정렬(회전)되는데, 이것은 입력큐에 의하여 프로그래밍될 수 있는 코릴레이터에게 전달되는 데이터 샘플들의 시간 시퀀스와 정합하기 위하여 배럴 시프터(barrel shifter)와 유사하게 작동한다. 그럼으로써, 게이트 개수가 훨씬 적게 구현하는 것이 가능해지는데, 그 이유는 필요한 2K-비트의 데이터 값을 회전시키는 것에 비하여 단일 비트의 PN 칩(+/- 1)을 회전하는 것이 훨씬 용이하기 때문이며, 여기서 이들 두 가지는 모두 복소수값을 가질 수 있다. 또는, 입력 데이터 크로스바 유닛을 이용함으로써, 데이터 샘플들은 입력큐로부터 직접 재정렬되거나 회전될 수도 있다.

바람직한 실시예에서, 본 발명은 도 8에 도시된 바와 같이 PN 시퀀스의 N 개의 상이한 코드 페이즈들에 반하여 동시에 프로그램적으로 코릴레이팅함으로써 (또한 다중합들을 어큐뮬레이팅함으로써) 개선된 처리 수율 성능(processing throughput performance)을 제공한다. 코릴레이션의 상이한 코드 페이즈들을 스위핑(sweep)하기 위하여, 일련의 PN 시퀀스들이 주어졌을 때 코릴레이팅할 샘플 데이터의 추가 집합이나, 샘플 데이터의 집합이 주어졌을 경우, PN 코드 시퀀스들의 추가적인 집합 중 하나를 제공할 필요가 있다. 주어진 실시예에서, N 개의 페이즈들은 코릴레이팅되고 N 개의 복소 코릴레이터(140)들을 사용할 것을 요구한다. 이러한 접근법의 단 하나의 한계는 요청되는 하드웨어의 허용 오차량(예를 들어 다이(die) 사이즈와 같은)일 뿐이다. 바람직한 실시예에서, 다중 천이(multiple shifted)된 PN 코드 시퀀스와 함께 동일한 샘플 데이터 집합이 코릴레이터 각각을 위하여 사용되는데, 그 이유는 이러한 접근법이 전술된 바와 같은 다른 접근법에 비하여 훨씬 적은 하드웨어를 사용하기 때문이다. N 개의 코드 페이즈를 병렬 코릴레이션하는 바람직한 구현예는 데이터의 단일 집합을 제공하고 추가적인(예를 들어 천이된) PN 시퀀스를 이용하여 페이즈를 스위핑한다. 이러한 동작은 PN 발생기로 하여금 M+N-2개의 연속적인 비트의 PN 시퀀스를 발생하여 코릴레이터들이 추가적인 PN 코드 시퀀스 데이터의 장점을 살릴수 있도록 한다. 많은 경우에, 이러한 추가적인 PN 정보는 용이하게 획득될 수 있다. 각 코릴레이터에 대하여, 동일한 PN ALU, PN 크로스바(crossbar) 및 주파수 보정(NCO) 구조들이 공통적으로나 개별적으로 사용될 수 있으며, 그럼으로써 처리 수율이 더욱 향상된다. 바람직하게는, 개별적인 국부 어큐뮬레이터(local accumulator)가 N 개의 복수 코릴레이터들 각각(및 주파수 보정된 코릴레이션 결과 각각)과 함께 사용된다. 그러므로, M개의 칩들/데이터 샘플들을 한 클록 싸이클 당 처리(또는 코릴레이팅)하는 것이 가능한데, 즉, N 개의 가능한 코드 페이즈들을 통하여 하나씩 처리하고, 심지어는 F개의 주파수 오프셋들을 통하여 하나씩 처리하는 것이 가능하며(전술된 바와 같은 주파수 보정된 코히어런트 코릴레이션을 위하여, 이론적으로는 본 발명의 전술된 처리 아키텍쳐에서는 MxNxF의 처리 수율(클록 싸이클 당 칩들의 단위로)을 얻는 것이 가능하다.

또한, 본 발명은 도 9에 도시된 바와 같은, 소프트웨어적으로 프로그래밍 가능한 CDMA 통신 시스템을 위한 코릴레이션을 위한 방법(300)을 제공한다. 이 방법은 M개의 샘플들을 병렬 코릴레이션할 수 있는 프로그래밍가능한 복소 코릴레이터 및 I 및 Q 샘플들을 위하여 2K 비트를 기록하기 위한 2M의 폭을 가지는 듀얼 뱅크 RAM와 함께 입력 큐를 제공한다. 바람직하게는, 프로그래밍가능한 코릴레이터는 적어도 하나의 국부 수치제어발진기(NCO)(numerically controlled oscillator) 및 주파수 코릴레이션 로직을 포함한다. NCO는 M개의 데이터 샘플들의 도트-프로덕트또는 서브-코릴레이션(I 및 Q 어큐뮬레이션) 값들을 동시에 주파수 오프셋 보정한다. 후속 단계(304)는 복소 샘플들을 입력큐에 기록하는 동작을 포함한다. 후속 단계(306)는 2M개의 샘플들 중 M개를 판독함으로써 RAM의 각 뱅크당 어떠한 두 개의 행어드레스들도 동시에 접근되지 않도록 하는 동작을 포함한다. 후속 단계(308)는 데이터의 M개의 샘플들을 병렬적으로 코릴레이션하는 동작을 포함한다.

실 동작에서, 본 발명에 의한 방법은 발생된 PN 코드를 재정렬(또는 회전)함으로써 입력큐로부터 코릴레이터로 제공되는 샘플 데이터의 시간 시퀀스(또는 회전)와 정합되도록 하는 추가적인 단계를 포함한다. 프로그래밍가능한 코릴레이터는 M개의 복소 샘플들의 병렬 복소 코릴레이션을 제공하는 복소 코릴레이터이다. 바람직하게는, 코릴레이팅 단계는 클록 싸이클 당 N 개의 페이즈에서 동작하는 단계를 포함한다. 선택적으로, 본 발명에 의한 방법은 입력큐를 서브디바이딩하는 단계를 포함할 수 있는데, 이 경우 코릴레이션 단계는 수율의 2배의 수준에서(M개의 데이터 샘플들의 프리시전의 절반을 요청하는 2M개의 데이터 샘플들 상에서 동작함으로써) 실수-모드 코릴레이션을 위하여 Q 개의 샘플 코릴레이션에 정규적으로(ordinarily) 할당된 코릴레이터들을 이용하는 단계를 포함한다. 전술된 바와 같은 동작들 모두는 소프트웨어 또는 마이크로코드에 의하여 전 동작이 제어되며, 그 결과 하드웨어를 최대의 플렉시빌리티를 가지도록 구현하는 것이 가능하다.

본 발명은 다수의 현존하고 제안된 CDMA 통신 시스템들을 포용하는 플렉시빌리티를 가지는 코릴레이터 및 메모리 구조를 제공한다. 이것은 특정 통신 시스템 데이터 구조를 위하여 구성될 수 있는 입력큐를 위한 비구조적(unstructured) RAM를 제공함으로써 달성된다. 상이한 샘플링 레이트, 데이터 레이트, 및 샘플 프리시전들 모두가 성공적으로 포용될 수 있다. 입력큐 메모리에 어드레싱하는 동작은 단순한 1개의 기록 어드레스 포트 및 한 개의 판독 어드레스 포트로 축소된다. 예를 들어 프로그래밍가능한 코릴레이터와 같은 주변 하드웨어 역시 이러한 플렉시빌리티를 가지는 저장 기술 및 다중 동작 모드들을 효과적으로 사용하도록 구현되며, 이러한 모든 하드웨어는 마이크로코드에 의하여 제어된다. 프로그래밍가능한 코릴레이터는 주파수 오프셋 보정된 코릴레이션을 위한 적어도 하나의 국부 NCO를 포함하는데, 이것들은 예를 들어 GPS 시스템에 유용하도록 사용된다. 더 나아가, 프로그래밍가능한 코릴레이션은 마이크로코드의 제어 하에, 동시에 다중 코드 페이즈들 상에서 데이터를 코릴레이팅할 수 있는데, 그럼으로써 처리 속도가 현저히 향상된다. 뿐만아니라, 본 발명의 프로그래밍가능한 코릴레이터는 모든 병렬 코릴레이터들 모두를 위한 충분한 데이터 샘플들을 제공하지 않을 수 있는 데이터 스트림들을 위한 마스킹 동작을 제공한다.

이러한 기술들 모두는 명령 당 또는 클록 싸이클 당 처리될 방대한 양의 데이터 샘플들(칩들)을 허용하는데, 그럼으로써 CDMA 통신 시스템들(이러한 시스템들은 종래에는 구현하기 위하여 하드웨어 구조가 필요했다)을 전부 소프트웨어적으로 구현하는 것을 가능하게 한다. 다중 CDMA 시스템들은 전술된 바와 같이 프로그래밍가능한 하드웨어의 동일한 기본 집합을 모두 제어하는 소프트웨어 제어 코드의 상이한 집합을 로딩함으로써 지원된다. 이러한 기술들을 조합함으로써 높은 처리 수율 엔진을 구현하는 것이 가능하며, 이것은 바람직한 클록 레이트로 동작하는 다중 CDMA 시스템을 최소의 하드웨어 구현 비용 및 낮은 전력 소비량으로 포용할 수 있다.

본 명세서에서 채택된 구문 또는 용어는 설명을 위하여 사용된 것이며 본 발명을 한정하는 의도로 사용된 것이 아님이 이해될 것이다. 따라서, 본 발명은 첨부된 청구항의 넓은 기술적 사상에 포함되는 모든 다른 구현예, 수정된 실시예, 동등한 실시예 및 변형예를 포함하는 것이 의도된다.

Claims

프로그래밍가능한 코릴레이터(correlator) 장치에 있어서,

입력 장치와 커플링된 입력큐 및

동시에 M개의 샘플들에 대하여 작동할 수 있는 프로그래밍가능한 코릴레이터를 포함하며,

상기 입력큐는 적어도 하나의 입력 장치로부터의 데이터 스트림이 기록되는 RAM을 포함하며, 상기 입력큐는 2M의 폭을 가지는 두 개 뱅크의 메모리를 포함하고,

상기 코릴레이터는 상기 입력큐로부터의 2M개의 샘플들 중 M개의 샘플들을 판독하도록 커플링되는 것을 특징으로 하는 프로그래밍가능한 코릴레이터 장치.
제1항에 있어서,

RAM의 각 뱅크는 적어도 Mx2K 폭을 가지고, M은 상기 코릴레이터로 판독되는 샘플들의 개수이고 K는 각 실수 및 허수 데이터 샘플 내의 비트수이며, 상기 프로그래밍가능한 코릴레이터는 또한 명령 싸이클(instruction cycle) 당 N 개의 코드 페이즈들에서 작동할 수 있는 것을 특징으로 하는 프로그래밍가능한 코릴레이터 장치.
제1항에 있어서, 상기 코릴레이터는,

M개의 샘플들의 동상(I) 및 직교(Q) 어큐뮬레이션을 위한 주파수 보정을 제공하는 적어도 하나의 국부 수치제어발진기(numerically controlled oscillator)를 더 포함하고,

의사-잡음(PN) 크로스바 유닛을 더 포함하며,

상기 크로스바 유닛은,

발생된 PN 코드 시퀀스를 시간에서 재정렬하여 상기 코릴레이터 내의 입력큐 데이터의 회전과 정합되도록 작동할 수 있는 것을 특징으로 하는 프로그래밍가능한 코릴레이터 장치.
제1항에 있어서,

상기 입력큐는 한 개의 기록 포트 및 한 개의 판독 포트를 가지며, 단일 샘플 어드레스를 이용하여 동작하는 입력큐이며, 서브디바이딩되고 상기 입력 데이터 폭은 절반으로 감소되어 2M개의 샘플들 상의 동시 코릴레이션을 제공하는 것을 특징으로 하는 프로그래밍가능한 코릴레이터 장치.
제1항에 있어서, 상기 코릴레이터는,

복소 샘플들상의 코릴레이션, 적어도 두 개의 복소 시퀀스들 상의 크로스-코릴레이션, 적어도 하나의 실수 및 적어도 하나의 복소 시퀀스 상의 크로스-코릴레이션, 및 실수 샘플들 상의 코릴레이션 중 하나 또는 그 이상을 이용하여 작동하도록 구현되는 것을 특징으로 하는 프로그래밍가능한 코릴레이터 장치.
코릴레이션 방법에 있어서,

M개의 샘플들을 병렬로 코릴레이션할 수 있는 프로그래밍가능한 코릴레이터 및 K-비트 샘플들을 기록하기 위하여 2M 의 폭을 가지는 듀얼 뱅크 RAM와 함께 입력큐를 제공하는 단계;

샘플들을 상기 입력큐에 기록하는 단계;

2M개의 샘플들 중 M개를 판독하여, 어떠한 두 개의 행 어드레스들도 RAM의 뱅크 당 동시에 접근되지 않도록 하는 단계 및

병렬로 데이터의 M개의 샘플들을 코릴레이션하는 단계를 포함하는 것을 특징으로 하는 코릴레이션 방법.
제6항에 있어서,

발생된 PN 코드 시퀀스를 시간에서 재정렬하여 상기 코릴레이터 내의 입력큐 데이터의 시간 시퀀스와 정합되도록 하는 단계를 더 포함하는 것을 특징으로 하는 코릴레이션 방법.
제6항에 있어서,

상기 코릴레이션 단계는, 싸이클 당 N 개의 코드 페이즈들 상에서 작동하는 단계를 포함하며,

상기 제공 단계는, 국부 수치제어발진기를 가지는 코릴레이터를 포함하고, M개의 샘플들의 I 및 Q 어큐뮬레이션을 주파수 보정하는 단계를 더 포함하는 것을 특징으로 하는 코릴레이션 방법.
제6항에 있어서, 상기 코릴레이션 단계는,

M개의 복소 샘플들 및 M개의 복수 칩들의 병렬 복소 코릴레이션 단계, 2M개의 복소 샘플들 및 2M개의 실수 칩들의 병렬 복소 코릴레이션 단계, 2M개의 실수 샘플들 및 2M개의 실수 칩들의 실수 코릴레이션 단계 중 하나 또는 그 이상을 포함하는 것을 특징으로 하는 코릴레이션 방법.
제6항에 있어서,

입력큐를 서브디바이딩하는 단계를 더 포함하며, 상기 코릴레이션 단계는,

실수-모드 코릴레이션을 위하여 정규적으로(ordinarily) 할당된 코릴레이터를 이용하여 Q 샘플 코릴레이션하는 단계를 포함하는 것을 특징으로 하는 코릴레이션 방법.