KR20040090575A - 고전압 소자 및 그의 제조 방법 - Google Patents

고전압 소자 및 그의 제조 방법 Download PDF

Info

Publication number
KR20040090575A
KR20040090575A KR1020030024452A KR20030024452A KR20040090575A KR 20040090575 A KR20040090575 A KR 20040090575A KR 1020030024452 A KR1020030024452 A KR 1020030024452A KR 20030024452 A KR20030024452 A KR 20030024452A KR 20040090575 A KR20040090575 A KR 20040090575A
Authority
KR
South Korea
Prior art keywords
gate
high voltage
active wafer
voltage device
forming
Prior art date
Application number
KR1020030024452A
Other languages
English (en)
Other versions
KR100975971B1 (ko
Inventor
김용국
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020030024452A priority Critical patent/KR100975971B1/ko
Publication of KR20040090575A publication Critical patent/KR20040090575A/ko
Application granted granted Critical
Publication of KR100975971B1 publication Critical patent/KR100975971B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82345—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823456—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 2개의 게이트를 이중의 환형 구조로 형성함으로써 채널의 항복 전압을 증가시켜 고전압 소자로 동작 가능하도록 하기 위한 고전압 소자 및 그의 제조 방법에 관한 것으로, 액티브 웨이퍼 상부에 이중의 환형 구조로 형성되는 제 1 및 제 2 게이트와, 상기 제 1 게이트의 에지부 하단의 액티브 웨이퍼에 형성된 드레인과, 상기 제 2 게이트의 내측에 형성된 소오스와, 상기 소오스, 드레인 및 게이트를 관통하여 형성된 콘택홀을 포함한다.

Description

고전압 소자 및 그의 제조 방법{High Voltage Device and Method for the Same}
본 발명은 고전압 소자 및 그의 제조 방법에 관한 것으로, 보다 상세하게는 환형 구조의 2개의 게이트를 형성함으로써 채널의 항복 전압을 증가시켜 고전압 소자로 동작 가능하도록 하고, 공정 변화에 둔감하여 전기적으로 안정되도록 하는 고전압 소자 및 그의 제조 방법에 관한 것이다.
일반적으로 고전압을 사용하는 외부 시스템이 집적 회로에 의해 제어되는 경우 집적 회로는 내부에 고전압 제어를 위한 소자가 필요하게 되고, 이러한 소자는 높은 브레이크다운 전압(Breakdown Voltage)을 갖는 구조를 필요로 한다.
즉, 고전압이 집적 인가되는 트랜지스터의 드레인 또는 소오스에 있어서는 드레인 및 소오스와 반도체 기판 사이의 펀치 쓰루(Punch-Through) 전압과 상기 드레인 및 소오스와 웰(Well) 또는 기판 사이의 브레이크다운 전압(Breakdown Voltage)이 상기 고전압보다 커야 한다.
일반적으로 고전압용 반도체 소자로 PN 다이오드를 내장한 DMOS가 사용되고 있는데, 이는 드레인 영역을 이중의 불순물 확산 영역으로 형성하여 트랜지스터의 펀치 쓰루(Punch-Through) 전압과 브레이크다운 전압(Breakdown Voltage)을 높이고, 소오스 및 드레인 영역 사이에 PN 다이오드를 형성하여 트랜지스터의 오프(Off)시 과다 전압에 의해 소자가 파괴되는 현상을 방지할 수 있게 된다.
그런데, 종래 기술에 의한 수직 형태의 고전압 소자의 제조 방법은 많은 면적을 차지하는데 비해 항복 전압을 증가시키기 어려운 문제점이 있었다.
이와 같은 종래 기술에 의한 고전압 소자의 제조 방법의 문제점을 예시된 도며는 참조하여 상세하게 설명하도록 한다.
도1은 종래 기술에 의해 형성된 고전압 소자를 나타낸 레이 아웃도이다.
여기에 도시된 바와 같이 액티브 웨이퍼에 일정 거리를 갖고 소오스 영역(101)과 드레인 영역(102)이 형성되어 있고, 상기 소오스 영역(101)과 드레인 영역(102) 사이의 일정 영역에 게이트(103)가 형성되어 있다. 이때, 게이트는 제 1 서브 바이어스 탭(104)과 제 2 서브 바이어스 탭(105) 사이의 액티브 웨이퍼 상부에 세로 방향으로 형성되며, 이때 게이트의 길이는 60㎛, 폭 3㎛가 된다. 그리고, 상기 소오스 영역(101)과 드레인 영역(102) 및 게이트(103)를 관통하여 콘택홀(106)이 형성되어 있다.
이와 같은 본 발명에 의하면, 수직 형태의 트랜지스터가 형성되므로, 트랜지스터 설계 시에 많은 면적을 차지하는데 비해 항복(Breakdown Voltage)을 증가시키기는 어려운 문제점이 있었다.
또한, 가로로 배치되는 소오스와 드레인 및 콘택 등의 사이즈가 반드시 고려되어야 하기 때문에 게이트 길이를 증가시키기 어렵고, 뿐만 아니라 낮은 항복 전압으로 인해 게이트 길이를 감소시키기도 어려운 문제점이 있었다.
상기와 같은 문제점을 해결하기 위한 본 발명은 이중 환형 구조의 게이트를 형성하여 직선형 트랜지스터가 가지는 항복 전압 및 면적의 한계를 극복함으로써 공정 변화에 둔감하고 안정적인 고전압 소자를 구현할 수 있도록 하는 고전압 소자 및 그 제조 방법을 제공하기 위한 것이다.
도1은 종래 기술에 의해 형성된 고전압 소자를 나타낸 레이 아웃도이다.
도2는 본 발명에 의해 형성된 고전압 소자를 나타낸 레이 아웃도이다.
- 도면의 주요부분에 대한 부호의 설명 -
200 : 액티브 웨이퍼 201 : 제 1 게이트
202 : 제 2 게이트 203 : 드레인
204 : 소오스 205 : 콘택홀
206 : 금속 배선
상기와 같은 목적을 실현하기 위한 본 발명은 액티브 웨이퍼 상부에 이중의 환형 구조로 형성되는 제 1 및 제 2 게이트와, 상기 제 1 게이트의 에지부 하단의 액티브 웨이퍼에 형성된 드레인과, 상기 제 2 게이트의 내측에 형성된 소오스와, 상기 소오스, 드레인 및 게이트 각각에 관통하여 형성된 콘택홀을 포함하는 것을 특징으로 하는 고전압 소자에 관한 것이다.
상기와 같은 목적을 실현하기 위한 본 발명은 액티브 웨이퍼에 웰을 형성하는 단계와, 상기 액티브 웨이퍼 상에 버퍼산화막을 형성한 후 문턱 전압 조절용 이온 주입 공정을 진행하는 단계와, 상기 버퍼산화막 상부에 게이트 산화막을 형성한 후 게이트 폴리실리콘을 증착하는 단계와, 상기 게이트 폴리실리콘에 소정의 사진 및 식각 공정을 진행하여 제 1 게이트 및 제 2 게이트의 이중 환형 구조로 게이트 전극을 형성하는 단계와, 상기 액티브 웨이퍼에 이온 주입 공정을 진행하여 저농도 임플란트 공정을 진행하는 단계와, 상기 이중 환형 구조의 게이트에 스페이서를 형성한 후 고농도 임플란트 공정을 진행하는 단계를 포함하는 것을 특징으로 하는 고전압 소자의 제조 방법에 관한 것이다.
상기 저농도 임플란트 공정은 30°의 틸트를 주어 4회전 회전시키면서 실시함으로써 불순물 영역의 깊이와 확산 면적을 확보할 수 있다.
이와 같은 본 발명 따르면, 2개의 게이트가 소오스와 드레인 사이에 위치 하도록 형성함으로써 동일 면적에서 채널 영역을 2배로 증가시켜 항복 전압 및 문턱 전압 특성을 향상시킬 뿐만 아니라 트래지스터의 길이만 가변하여도 전류을 증가시킬 수 있어 설계 마진을 증가시킬 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도2는 본 발명에 의해 형성된 고전압 소자를 나타낸 레이아웃도이다.
여기에 도시된 바와 같이 액티브 웨이퍼(200) 상부에 이중의 환형 구조로 게이트(201, 202)가 형성되어 있다. 이때, 상기 게이트의 길이는 3.00㎛이고, 폭은 27㎛가 되며, 각각의 게이트는 3.00㎛의 이격 거리를 두고 형성되어 있다. 상기 이중의 환형 구조 게이트 중 제 1 게이트(201)의 에지부 하단의 액티브 웨이퍼에 드레인(203)이, 상기 이중 환형 구조 게이트 중 제 2 게이트(202)의 내측에 소오스(204)가 형성되어 있다.
상기 게이트(201, 202)과 드레인 영역(203) 및 소오스(204)를 관통하여 0.80㎛의 콘택홀이 형성되며, 각각의 콘택홀(205)에 금속 배선(206)이 형성되어 있다.
상기와 같은 구조의 고전압 소자의 제조 방법을 설명하면 하기와 같다.
먼저, n형 액티브 웨이퍼 상에 통상의 에피택셜 성장법을 이용하여 n형 에피택셜층을 형성한 액티브 웨이퍼 전면에 p형 불순물 이온 주입을 실시하여 소정 깊이를 갖는 p-웰을 형성한다. 이때, 상기 웰 형성 공정은 11B+ 이온을 이용하여 80keV의 에너지하에서 2.0E12의 도즈량으로 실시한다.
이어서, 액티브 웨이퍼 상에 버퍼산화막을 형성하고, 문턱 전압(Vth) 조절용 이온 주입 공정을 진행한다. 이때, 상기 문턱 전압 조절용 이온 주입 공정은 49BF+ 이온을 이용하여 120keV의 에너지하에서 1.0E11의 도즈량으로 실시한다. 그리고, 상기 버퍼산화막 상부에 열산화 공정을 실시하여 게이트 산화막을 형성한 후 게이트 폴리실리콘을 증착한다.
이어서, 소정의 사진 및 식각 공정으로 게이트 전극 패터닝 및 게이트 스페이서 형성 공정을 진행하고, 저농도의 n형 이온 임플란트 공정을 진행하여 LDD 영역을 형성한다. 이때, 저농도 임플란트 공정은 31P+ 이온을 이용하여 170keV의 에너지하에서 1.0E13의 도즈량으로 실시하되, 불순물 영역의 깊이와 확산 면적을 확보하기 위해 30°의 틸트를 주어 4회전 회전시키면서 실시하는 것이 바람직하다.
그런 다음, 게이트에 스페이서를 형성한 후 고농도 n형 임플란트 공정을 진행하여 소오스 및 드레인 영역을 형성한 후 금속 배선 공정은 진행한다. 이때, 상기 고농도 n형 임플란트 공정은 75AS+ 이온을 이용하여 120keV의 에너지 하에서 7.5E15의 도즈량으로 실시한다.
상기한 바와 같이 본 발명에 의한 고전압 소자는 드레인과 소오스 사이에 2개의 게이트가 위치하기 때문에 공정 변화에 대해 둔감하기 때문에 소자 동작의 안정성을 꾀할 수 있다.
또한, 2개의 게이트가 형성되기 때문에 전류를 증가시키고자 할 경우 단순하게 트랜지스터의 길이만을 가변하면 되고, 높은 항복 전압이 요구될 경우 게이트와게이트 사이의 폭만 가변 시켜도 원하는 특성을 가진 트랜지스터를 형성할 수 있다.
상기한 바와 같이 본 발명은 이중의 환형 구조의 게이트를 형성하여 동일 면적에서 채널의 항복 전압을 증가시킴으로써 고전압 소자로의 동작이 가능하고, 공정 결함 요소에 대한 영향을 감소시켜 안정적인 소자를 구현할 수 있는 이점이 있다.
또한, 구동 전류 및 전압을 증가시키고자 할 경우 게이트 길이 및 각각의 게이트 사이의 거리 조정만으로 원하는 트랜지스터를 디자인 할 수 있어 설계 마진을 증가시킬 수 있는 이점이 있다.

Claims (6)

  1. 액티브 웨이퍼 상부에 이중의 환형 구조로 형성되는 제 1 및 제 2 게이트와,
    상기 제 1 게이트의 에지부 하단의 액티브 웨이퍼에 형성된 드레인과,
    상기 제 2 게이트의 내측에 형성된 소오스와,
    상기 소오스, 드레인 및 게이트 각각에 관통하여 형성된 콘택홀을 포함하는 것을 특징으로 하는 고전압 소자.
  2. 액티브 웨이퍼에 웰을 형성하는 단계와,
    상기 액티브 웨이퍼 상에 버퍼산화막을 형성한 후 문턱 전압 조절용 이온 주입 공정을 진행하는 단계와,
    상기 버퍼산화막 상부에 게이트 산화막을 형성한 후 게이트 폴리실리콘을 증착하는 단계와,
    상기 게이트 폴리실리콘에 소정의 사진 및 식각 공정을 진행하여 제 1 게이트 및 제 2 게이트의 이중 환형 구조로 게이트 전극을 형성하는 단계와,
    상기 액티브 웨이퍼에 이온 주입 공정을 진행하여 저농도 임플란트 공정을 진행하는 단계와,
    상기 이중 환형 구조의 게이트에 스페이서를 형성한 후 고농도 임플란트 공정을 진행하는 단계를
    포함하는 것을 특징으로 하는 고전압 소자의 제조 방법.
  3. 제 2항에 있어서,
    상기 웰 형성 공정은 11B+ 이온을 이용하여 80keV의 에너지하에서 2.0E12의 도즈량으로 실시하는 것을 특징으로 하는 고전압 소자의 제조 방법.
  4. 제 2항에 있어서,
    상기 저농도 임플란트 공정은 31P+ 이온을 이용하여 170keV의 에너지하에서 1.0E13의 도즈량으로 실시하는 것을 특징으로 하는 고전압 소자의 제조 방법.
  5. 제 2항에 있어서,
    상기 저농도 임플란트 공정은 불순물 영역의 깊이와 확산 면적을 확보하기 위해 30°의 틸트를 주어 4회전 회전시키면서 실시하는 것을 특징으로 하는 고전압 소자의 제조 방법
  6. 제 2항에 있어서,
    상기 고농도 n형 임플란트 공정은 75AS+ 이온을 이용하여 120keV의 에너지 하에서 7.5E15의 도즈량으로 실시하는 것을 특징으로 하는 고전압 소자의 제조 방법.
KR1020030024452A 2003-04-17 2003-04-17 고전압 소자 및 그의 제조 방법 KR100975971B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030024452A KR100975971B1 (ko) 2003-04-17 2003-04-17 고전압 소자 및 그의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030024452A KR100975971B1 (ko) 2003-04-17 2003-04-17 고전압 소자 및 그의 제조 방법

Publications (2)

Publication Number Publication Date
KR20040090575A true KR20040090575A (ko) 2004-10-26
KR100975971B1 KR100975971B1 (ko) 2010-08-13

Family

ID=37371605

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030024452A KR100975971B1 (ko) 2003-04-17 2003-04-17 고전압 소자 및 그의 제조 방법

Country Status (1)

Country Link
KR (1) KR100975971B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8610208B2 (en) 2010-08-11 2013-12-17 Samsung Electronics Co., Ltd. Semiconductor device

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02250378A (ja) * 1989-03-24 1990-10-08 Hitachi Ltd 半導体素子
US5668392A (en) * 1996-10-28 1997-09-16 National Semiconductor Corporation Low capacitance and low Vt annular MOSFET design for phase lock loop applications
KR200308025Y1 (ko) * 1998-11-13 2003-06-18 주식회사 하이닉스반도체 반도체장치의 정전방전입력보호회로의 레이아웃
KR100401495B1 (ko) * 2000-12-28 2003-10-17 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8610208B2 (en) 2010-08-11 2013-12-17 Samsung Electronics Co., Ltd. Semiconductor device

Also Published As

Publication number Publication date
KR100975971B1 (ko) 2010-08-13

Similar Documents

Publication Publication Date Title
KR100867574B1 (ko) 고전압 디바이스 및 그 제조방법
US20060011985A1 (en) Asymmetric hetero-doped high-voltage MOSFET (AH2MOS)
US5945726A (en) Lateral bipolar transistor
JP2008514007A (ja) スタック状ヘテロドーピング周縁部及び徐々に変化するドリフト領域を備えた促進された表面電界低減化高耐圧ｐ型ｍｏｓデバイス
JP5762687B2 (ja) 所望のドーパント濃度を実現するためのイオン注入法
WO2004053939A2 (en) Integrated circuit structure with improved ldmos design
US7196375B2 (en) High-voltage MOS transistor
KR100611111B1 (ko) 고주파용 모오스 트랜지스터, 이의 형성 방법 및 반도체장치의 제조 방법
KR100425230B1 (ko) 반도체 장치와 그 제조 방법
JP2014099580A (ja) 半導体装置および半導体装置の製造方法
US4970173A (en) Method of making high voltage vertical field effect transistor with improved safe operating area
JP4030269B2 (ja) 半導体装置とその製造方法
US5623154A (en) Semiconductor device having triple diffusion
KR101530579B1 (ko) 반도체 소자 및 이의 제조 방법
US6713331B2 (en) Semiconductor device manufacturing using one element separation film
JP2011211078A (ja) 半導体装置及びその製造方法
KR100947567B1 (ko) 고전압 소자 및 그 제조 방법
KR100975971B1 (ko) 고전압 소자 및 그의 제조 방법
KR100464379B1 (ko) 전력 모스 트랜지스터를 갖는 반도체소자의 제조방법
KR100587605B1 (ko) 고전압 트랜지스터 및 그 제조방법
KR100935249B1 (ko) 고전압 소자 및 그의 제조 방법
JP3768198B2 (ja) 半導体装置
KR100935248B1 (ko) Ｄｍｏｓ 트랜지스터 및 그 제조 방법
KR100310173B1 (ko) 엘디디형 상보형 모스 트랜지스터 제조 방법
KR100347536B1 (ko) 플래쉬 메모리 소자의 제조방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130730

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150716

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20160718

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20170719

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20180717

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20190716

Year of fee payment: 10