KR20040077160A - Method of fabricating driving and switching device for liquid crystal display device with driving circuit - Google Patents
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Abstract
Description
본 발명은 액정표시장치에 관한 것으로, 특히 구동회로부 일체형 액정표시장치용 구동소자 및 스위칭 소자인 탑 게이트형 스태거드 구조 박막 트랜지스터의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device, and more particularly, to a method for manufacturing a top gate type staggered structure thin film transistor which is a driving element for a liquid crystal display device with a driving circuit unit and a switching element.
최근에 액정표시장치는 소비전력이 낮고, 휴대성이 양호한 기술 집약적이며 부가가치가 높은 차세대 첨단 디스플레이(display)소자로 각광받고 있다.Recently, liquid crystal displays have been spotlighted as next generation advanced display devices having low power consumption, good portability, technology-intensive, and high added value.
상기 액정표시장치는 박막 트랜지스터(Thin Film Transistor ; TFT)를 포함하는 어레이 기판과 컬러 필터(color filter) 기판 사이에 액정을 주입하여, 이 액정의 이방성에 따른 빛의 굴절률 차이를 이용해 영상효과를 얻는 비발광 소자에 의한 화상표시장치를 뜻한다.The liquid crystal display device injects a liquid crystal between an array substrate including a thin film transistor (TFT) and a color filter substrate to obtain an image effect by using a difference in refractive index of light according to the anisotropy of the liquid crystal. Means an image display device by a non-light emitting element.
현재에는 상기 박막 트랜지스터와 화소 전극이 행렬방식으로 배열된 능동행렬 액정표시장치(AM-LCD ; Active Matrix Liquid Crystal Display)가 해상도 및 동영상 구현능력이 우수하여 가장 주목 받고 있으며, 이때, 상기 박막 트랜지스터 소자로는 수소화된 비정질 실리콘(a-Si:H)이 주로 이용되는데, 이는 저온 공정이 가능하여 저가의 절연기판을 사용할 수 있기 때문이다.Currently, an active matrix liquid crystal display (AM-LCD) in which the thin film transistor and the pixel electrode are arranged in a matrix manner has been attracting the most attention because of its excellent resolution and video performance. Hydrogenated amorphous silicon (a-Si: H) is mainly used because the low-temperature process is possible, so that an inexpensive insulating substrate can be used.
그러나, 수소화된 비정질 실리콘은 원자 배열이 무질서하기 때문에 약한 결합(weak Si-Si bond) 및 댕글링 본드(dangling bond)가 존재하여 빛 조사나 전기장 인가시 준 안정상태로 변화되어 박막 트랜지스터 소자로 활용시 안정성이 문제로 대두되고 있으며, 전기적 특성(낮은 전계효과 이동도 : 0.1∼1.0㎠/V·s)이 좋지 않아 구동회로로는 쓰기 어렵다.However, because hydrogenated amorphous silicon has disordered atomic arrangements, weak Si-Si bonds and dangling bonds exist, which are converted into a quasi-stable state when irradiated with light or applied with an electric field, and used as a thin film transistor device. It is difficult to use as a driving circuit due to poor stability and low electrical characteristics (low field effect mobility: 0.1 to 1.0 cm2 / V · s).
따라서, 일반적으로는 별도로 제작된 구동소자를 액정패널에 연결하여 사용하고 있으며, 대표적인 예로 구동소자를 TCP(Tape Carrier Package)로 제작하여 액정패널에 부착하여 사용한다. 따라서 상기 TCP는 다수의 회로부가 PCB(Printed Circuit Board) 기판과 액정패널 사이에 부착되어, 상기 PCB 기판으로부터 입력되는 신호를 받아 상기 액정패널에 전달하게 된다. 그런데 이러한 구성은 구동 IC의 실장비용이 원가의 많은 부분을 차지하고 있으며, 액정패널의 해상도가 높아지면서 박막 트랜지스터 기판의 게이트 배선 및 데이터 배선을 상기 TCP와 연결하는 기판 외부의 패드 피치(Pitch)가 짧아져 TCP 본딩 자체가 어려워지고 있다.Therefore, in general, a driving device manufactured separately is connected to the liquid crystal panel, and as a representative example, the driving device is manufactured in TCP (Tape Carrier Package) and attached to the liquid crystal panel. Accordingly, in the TCP, a plurality of circuit parts are attached between a PCB (Printed Circuit Board) substrate and a liquid crystal panel to receive a signal input from the PCB substrate and transfer the signal to the liquid crystal panel. However, such a configuration occupies a large part of the cost of the actual equipment of the driver IC, and as the resolution of the liquid crystal panel increases, the pad pitch outside the substrate connecting the gate wiring and the data wiring of the thin film transistor substrate with the TCP is short. TCP bonding itself is becoming difficult.
반면, 폴리 실리콘은 비정질 실리콘에 비하여 전계효과 이동도가 크기 때문에 기판 위에 구동회로를 만들 수 있으며, 이 폴리 실리콘을 이용하여 기판에 직접 구동회로를 만들면 구동 IC 비용도 줄일 수 있고 실장도 간단해진다.On the other hand, since polysilicon has a greater field effect mobility than amorphous silicon, a driving circuit can be made on a substrate. When the polysilicon is used to make a driving circuit directly on a substrate, driving IC costs can be reduced and mounting is simplified.
도 1은 일반적인 구동회로부 일체형 액정표시장치의 개략도이다.1 is a schematic diagram of a general liquid crystal display device integrated with a driving circuit unit.
도시한 바와 같이, 절연 기판(1) 상에 구동회로부(5)와 표시부(3)가 같이 형성되어 있다. 상기 표시부(3)는 기판(1)의 중앙부에 위치하고, 이 표시부(3)의 일측과 이에 평행하지 않은 타측에 각각 게이트 및 데이터 구동회로부(5a, 5b)가 위치하고 있다. 상기 표시부(3)에는 상기 게이트 구동회로부(5a)와 연결된 다수 개의 게이트 배선(7)과 상기 데이터 구동회로부(5b)와 연결된 다수 개의 데이터 배선(9)이 교차하여 구성되며, 두 배선이 교차하여 정의되는 화소영역(P)에는 화소전극(10)이 형성되어 있고, 상기 두 배선의 교차지점에는 화소전극(10)과 연결된 박막 트랜지스터(T)가 위치한다.As shown, the driving circuit section 5 and the display section 3 are formed on the insulating substrate 1 together. The display unit 3 is positioned at the center of the substrate 1, and gate and data driving circuit units 5a and 5b are positioned at one side of the display unit 3 and the other side not parallel thereto. In the display unit 3, a plurality of gate lines 7 connected to the gate driving circuit unit 5a and a plurality of data lines 9 connected to the data driving circuit unit 5b cross each other. The pixel electrode 10 is formed in the defined pixel region P, and the thin film transistor T connected to the pixel electrode 10 is positioned at the intersection of the two wires.
또한, 상기 게이트 및 데이터 구동회로부는 외부신호 입력단(12)과 연결되어 있다.In addition, the gate and data driving circuit unit are connected to an external signal input terminal 12.
상기 게이트 및 데이터 구동회로부(5a, 5b)는 상기 외부신호 입력단(12)을 통하여 입력된 외부신호를 내부에서 조절하여 각각 게이트 및 데이터 배선(7, 9)을 통해 표시부(3)로 디스플레이 컨트롤 신호 및 데이터 신호를 공급하기 위한 장치이다.The gate and data driver circuits 5a and 5b internally adjust an external signal input through the external signal input terminal 12 to display the display control signal to the display unit 3 through the gate and data lines 7 and 9, respectively. And an apparatus for supplying a data signal.
따라서, 상기 게이트 및 데이터 구동회로부(5a, 5b)는 입력되는 신호를 적절하게 출력시키기 위하여 인버터(inverter)인 CMOS(complementary metal-oxide semiconductor)구조 박막 트랜지스터(미도시)가 상기 구동회로부 내부에 형성되어 있다.Accordingly, the gate and data driver circuits 5a and 5b are formed with a complementary metal-oxide semiconductor (CMOS) structure thin film transistor (not shown), which is an inverter, to properly output an input signal. It is.
상기 CMOS는 고속 신호처리가 요구되는 구동회로부 박막 트랜지스터에 사용되는 반도체 기술의 일종으로서, 음전기로 충전된 여분의 전자들(n형 반도체)과 양전기로 충전된 정공들(p형 반도체)을 이용하여 하나의 전도체를 형성하고, 상기 두종류의 반도체들의 효과적인 전기제어에 의해 전류 게이트를 이루기 위한 상호 보완적인 방법으로 구동하게 된다.The CMOS is a semiconductor technology used in a thin film transistor for driving circuits requiring high-speed signal processing. The CMOS uses extra electrons (n-type semiconductor) and negatively charged holes (p-type semiconductor) charged with negative electricity. One conductor is formed and driven in a complementary manner to form a current gate by effective electrical control of the two types of semiconductors.
도 2a 및 2b는 표시부 스위칭 소자 및 구동회로부 CMOS구조 구동소자인 박막 트랜지스터의 단면을 각각 도시한 단면도이다.2A and 2B are cross-sectional views respectively showing cross-sections of thin film transistors that are display element switching elements and drive circuit portion CMOS structure drive elements.
도 2a에 도시한 바와 같이, 절연기판(20) 상에 산화실리콘(SiO2)과 같은 무기절연물질로 이루어진 버퍼층(25)이 기판(20) 전면에 형성되어 있고, 상기 버퍼층(25) 상부에는 반도체층(30)이 형성되어 있으며, 상기 반도체층(30) 위로는 게이트 절연막(45)이 전면에 형성되어 있다. 또한, 상기 게이트 절연막(45) 위에 게이트 전극(50)이 형성되어 있고, 이 게이트 전극(50) 상부에는 층간절연막(interlayer, 70)이 형성되어 있다. 상기 게이트 절연막(45)와 층간절연막(70)에는 반도체층(30)과 접촉하기 위한 반도체층 콘택홀(73a, 73b)이 형성되어 있으며, 상기 층간절연막(70) 위로 상기 반도체층 콘택홀(73a, 73b)과 각각 연결되며, 상기 게이트 전극(50)과 일정간격 이격되어 소스 및 드레인 전극(80a, 80b)이 형성되어 있다. 상기 드레인 전극(80b) 상부에는 드레인 전극 콘택홀(95)을 포함하는 보호층(90)이 형성되어 있고, 이 보호층(90) 상부에는 상기 드레인 전극 콘택홀(95)을 통해 드레인 전극(80)과 연결되어 화소 전극(97)이 형성되어 있다.As shown in FIG. 2A, a buffer layer 25 made of an inorganic insulating material such as silicon oxide (SiO 2 ) is formed on an entire surface of the substrate 20 on the insulating substrate 20, and is disposed on the buffer layer 25. The semiconductor layer 30 is formed, and the gate insulating layer 45 is formed on the entire surface of the semiconductor layer 30. In addition, a gate electrode 50 is formed on the gate insulating film 45, and an interlayer 70 is formed on the gate electrode 50. Semiconductor layer contact holes 73a and 73b for contacting the semiconductor layer 30 are formed in the gate insulating layer 45 and the interlayer insulating layer 70, and the semiconductor layer contact hole 73a is disposed on the interlayer insulating layer 70. , 73b), and the source and drain electrodes 80a and 80b are formed to be spaced apart from the gate electrode 50 by a predetermined distance. A protective layer 90 including a drain electrode contact hole 95 is formed on the drain electrode 80b, and the drain electrode 80 is formed on the protective layer 90 through the drain electrode contact hole 95. ) Is connected to the pixel electrode 97.
상기 반도체층(30)에 있어서, 게이트 전극(50)과 대응되는 게이트 절연막(45)하부 영역은 액티브층(30a)을 이루고, 상기 소스 및 드레인 전극(80a, 80b)과 접촉되는 부분은 n+도핑되어 n형 오믹콘택층(30c)을 이루며, 상기액티브층(30a)과 n형 오믹콘택층(30c) 사이에 n-도핑된 LDD(Lightly Doped Drain)층(30b)이 형성되어 있다. 상기 LDD층(30b)은 핫캐리어(hot carrier)들을 분산시키기 위한 목적으로, 낮은 농도로 도핑되어 누설전류(Ioff)의 증가를 방지하며, 온(on)상태의 전류의 손실을 막는 역할을 한다.In the semiconductor layer 30, a portion of the lower region of the gate insulating layer 45 corresponding to the gate electrode 50 forms an active layer 30a, and a portion of the semiconductor layer 30 contacting the source and drain electrodes 80a and 80b is n +. A doped n-type ohmic contact layer 30c is formed, and an n − doped Lightly Doped Drain (LDD) layer 30b is formed between the active layer 30a and the n-type ohmic contact layer 30c. The LDD layer 30b is doped at a low concentration to disperse hot carriers, thereby preventing an increase in leakage current I off and preventing a loss of current in an on state. do.
다음으로 구동회로부의 CMOS구조 박막 트랜지스터의 단면도인 도 2b를 참조하여 설명한다. 이때, 상기 구동회로부의 CMOS구조 박막 트랜지스터는 n+로 도핑된 반도체층(35)을 포함하는 박막 트랜지스터부(Ⅱ)와 p+로 도핑된 반도체층(40)을 포함하는 박막 트랜지스터부(Ⅲ)로 구성되며, 설명의 편의상 동일한 소자에 대해서는 Ⅱ, Ⅲ 순서대로 부호를 함께 기재한다.Next, referring to FIG. 2B, which is a cross-sectional view of the CMOS structure thin film transistor of the driving circuit portion. In this case, the CMOS structure thin film transistor of the driving circuit unit includes a thin film transistor unit II including a semiconductor layer 35 doped with n + and a thin film transistor unit III including a semiconductor layer 40 doped with p +. For the sake of convenience, the same elements are denoted by the numerals in the order of II and III.
도시한 바와 같이, 버퍼층(25)이 형성된 투명한 절연기판(20) 상에는 n형 반도체층(35)과 p형 반도체층(40)이 서로 일정간격 이격되어 형성되어 있고, n형 및 p형 반도체층(35, 40) 상부에는 게이트 절연막(45)이 전면에 형성되어 있으며, 게이트 절연막(45) 위로 게이트 전극(55, 60)이 형성되어 있다. 상기 게이트 전극(55, 60) 상부에는 기판(20)의 전면에 걸쳐 반도체층 콘택홀(75a, 75b, 77a, 77b)을 포함하는 층간절연막(70)이 형성되어 있고, 상기 층간절연막(70) 상부에는 반도체층 콘택홀(75a, 75b, 77a, 77b)을 통해 각각 n형 및 p형 반도체층(35, 40)과 접촉되는 소스 및 드레인 전극((83a, 87a),(83b, 87b))이 형성되어 있고, 이 소스 및 드레인 전극((83a, 87a),(83b, 87b)) 상부에는 전면에 걸쳐 보호층(90)이 형성되어 있다.As illustrated, the n-type semiconductor layer 35 and the p-type semiconductor layer 40 are formed on the transparent insulating substrate 20 having the buffer layer 25 spaced apart from each other by a predetermined distance, and the n-type and p-type semiconductor layers The gate insulating layer 45 is formed on the entire surface of the upper portion 35 and 40, and the gate electrodes 55 and 60 are formed on the gate insulating layer 45. An interlayer insulating layer 70 including semiconductor layer contact holes 75a, 75b, 77a, and 77b is formed on the entire surface of the substrate 20 on the gate electrodes 55 and 60, and the interlayer insulating layer 70 is formed. Source and drain electrodes (83a, 87a, 83b, 87b) contacting the n-type and p-type semiconductor layers 35, 40, respectively, through the semiconductor layer contact holes 75a, 75b, 77a, and 77b, respectively. Is formed, and a protective layer 90 is formed over the entire surface of the source and drain electrodes 83a, 87a, 83b, 87b.
상기 n형 반도체층(35) 중 상기 게이트 전극(55)과 대응하며 상기 게이트 절연막(45) 하부에 형성된 영역은 액티브층(35a)을 이루고, 상기 소스 및 드레인 전극(83a, 83b)과 접촉하는 영역을 포함하는 반도체층은 n+도핑된 n형 오믹콘택층(35c)을 이루며, 상기 액티브층(35a)과 n형 오믹콘택층(35c) 사이에 n-도핑된 LDD층(35b)을 이루고 있다. 또한, 상기 p형 반도체층(40)은 정공을 캐리어로써 이용하는 방식이므로, n형 박막 트랜지스터보다 캐리어의 열화 및 누설전류의 영향이 크지 않으므로, LDD층을 형성하지 않고, 상기 게이트 전극(60)과 대응하는 게이트 절연막(45) 하부의 반도체층 영역이 액티브층(40a)을 이루고, 상기 액티브층(40a)의 외곽영역이 p형 오믹콘택층(40c)을 이루고 있다.A region of the n-type semiconductor layer 35 corresponding to the gate electrode 55 and formed under the gate insulating layer 45 forms an active layer 35a and contacts the source and drain electrodes 83a and 83b. The semiconductor layer including the region forms an n + doped n-type ohmic contact layer 35c, and forms an n − doped LDD layer 35b between the active layer 35a and the n-type ohmic contact layer 35c. have. In addition, since the p-type semiconductor layer 40 uses holes as carriers, since the deterioration of the carrier and the leakage current are less affected than the n-type thin film transistors, the pD semiconductor layer 40 does not form an LDD layer, The semiconductor layer region under the corresponding gate insulating layer 45 forms the active layer 40a, and the outer region of the active layer 40a forms the p-type ohmic contact layer 40c.
전술한 바와 같이 구동회로 일체형 액정표시장치의 표시부 및 구동회로부 박막 트랜지스터의 제조방법에 대해 도면을 참조하여 설명한다.As described above, the display unit of the driving circuit-integrated liquid crystal display and the manufacturing method of the driving circuit unit thin film transistor will be described with reference to the drawings.
도 3a 내지 3f와 도 4a 내지 4f는 표시부 박막 트랜지스터부(I) 및 구동회로부 n형 및 p형 박막 트랜지스터부(Ⅱ, Ⅲ)에서의 박막 트랜지스터의 제조 공정을 제조 단계별로 각각 도시한 단면도이다.3A to 3F and 4A to 4F are cross-sectional views illustrating manufacturing processes of the thin film transistors in the display portion thin film transistor portion I and the driving circuit portions n-type and p-type thin film transistor portions II and III, respectively, in manufacturing steps.
도 3a 및 4a에 도시한 바와 같이, 투명한 절연기판(20)에 산화 실리콘(SiO2)등의 무기절연물질을 전면에 증착하여 버퍼층(25)을 형성한다. 상기 버퍼층(25)이 형성된 기판(20) 상에 비정질 실리콘(a-Si)을 전면 증착하고, 탈수소화 과정을 진행한 후, 레이저 결정화 공정을 진행하여 상기 비정질 실리콘층을 폴리 실리콘층으로 결정화시킨다. 이후 제 1 마스크 공정을 실시하여 상기 폴리 실리콘층을 패터닝하여 반도체층(30, 35, 40)을 형성한다.As shown in FIGS. 3A and 4A, an inorganic insulating material such as silicon oxide (SiO 2 ) is deposited on the transparent insulating substrate 20 to form a buffer layer 25. After depositing amorphous silicon (a-Si) on the substrate 20 on which the buffer layer 25 is formed, and performing a dehydrogenation process, a laser crystallization process is performed to crystallize the amorphous silicon layer into a polysilicon layer. . Thereafter, a first mask process is performed to pattern the polysilicon layer to form semiconductor layers 30, 35, and 40.
다음으로 도 3b 및 도 4b에 도시한 바와 같이, 상기 반도체층(30, 35, 40)이 형성된 기판(20) 전면에 산화실리콘(SiO2)을 증착하여 게이트 절연막(45)을 형성한다. 이후 금속물질 예를들면 몰리브덴(Mo)을 상기 게이트 절연막(45) 위에 증착한 후 제 2 마스크 공정을 진행하여 게이트 전극(50, 55, 60)을 형성한다. 상기 게이트 전극(50, 55, 60)을 마스크로 이용하여 기판(20) 전면에 이온주입에 의한 n-의 LDD(Lightly doped drain) 도핑을 한다. 이때 LDD도핑의 도즈량은 대략 1E13/㎠ 내지 5E13/㎠가 된다. 이때 표시부 및 구동회로부 각각의 게이트 전극(50, 55, 60) 하부의 반도체층(30a, 35a, 40a)은 도핑되지 않고, 이외의 반도체층(30b, 35b, 40b)은 모두 n-도핑이 이루어진다.3B and 4B, a silicon oxide (SiO 2 ) is deposited on the entire surface of the substrate 20 on which the semiconductor layers 30, 35, and 40 are formed to form a gate insulating layer 45. Subsequently, a metal material, for example, molybdenum (Mo) is deposited on the gate insulating layer 45 and then subjected to a second mask process to form gate electrodes 50, 55, and 60. The gate electrodes 50, 55, and 60 are used as masks to n-do lightly doped drain (LDD) doping by ion implantation on the entire surface of the substrate 20. In this case, the dose of LDD doping is approximately 1E13 / cm 2 to 5E13 / cm 2. At this time, the semiconductor layers 30a, 35a, and 40a under the gate electrodes 50, 55, and 60 of each of the display unit and the driving circuit unit are not doped, and all of the other semiconductor layers 30b, 35b, and 40b are n-doped. .
다음으로 도 3c 및 4c에 도시한 바와 같이, 상기 n-도핑이 된 기판(20) 전면에 PR을 도포하고 제 3 마스크 공정을 진행하여 PR패턴(62)을 형성한다. I,Ⅱ 영역의 게이트 전극(50, 55)을 포함하여 상기 게이트 전극(50, 55)양측에서 일정간격 연장된 게이트 절연막(45)의 상부까지 차단하도록 PR패턴(62)을 형성하고, 구동회로부 p형 박막 트랜지스터부(Ⅲ)에 있어서는 게이트 전극(60)을 포함하여 반도체층(40)과 대응되는 게이트 절연막(45)을 완전히 가리도록 PR패턴(63)을 형성한다. 이후 상기 PR패턴(62, 63)이 형성된 기판(20) 전면에 고농도의 도즈량을 갖는 이온주입에 의한 n+도핑을 실시한다. 이때 상기 PR패턴(62, 63)에 의해 차단되지 않은 부분의 반도체층은 n+도핑이 이루어져 n형 오믹콘택층(30c, 35c)을 형성한다. 이때, 상기 n+ 도핑의 도즈량은 대략 1E15/㎠ 내지 9E15/㎠의 값을 갖는다. 또한, I, Ⅱ영역의 반도체층(30, 35) 중 게이트 전극(50, 55)에 의해 n-와 n+도핑이 차단된 부분은 액티브층(30a, 35a)을 이루며, 상기 액티브층(30a, 35a)과 n형 오믹콘택층(30c, 35c) 사이의 n-도핑된 부분은 LDD층(30b, 35b)을 이룬다. 이후 상기 PR패턴(62, 63)을 제거한다.Next, as shown in FIGS. 3C and 4C, PR is applied to the entire surface of the n-doped substrate 20 and a third mask process is performed to form a PR pattern 62. The PR pattern 62 is formed to include the gate electrodes 50 and 55 in the I and II regions so as to block the upper portion of the gate insulating layer 45 extending from the gate electrodes 50 and 55 at both sides. In the p-type thin film transistor unit III, the PR pattern 63 is formed to completely cover the gate insulating layer 45 corresponding to the semiconductor layer 40 including the gate electrode 60. Thereafter, n + doping by ion implantation having a high concentration of dose is performed on the entire surface of the substrate 20 on which the PR patterns 62 and 63 are formed. At this time, the semiconductor layer of the portion not blocked by the PR patterns 62 and 63 is n + doped to form n-type ohmic contact layers 30c and 35c. At this time, the dose of the n + doping has a value of approximately 1E15 / ㎠ to 9E15 / ㎠. In addition, the portions of the semiconductor layers 30 and 35 in the I and II regions, in which n − and n + doping are blocked by the gate electrodes 50 and 55, form the active layers 30 a and 35 a, and the active layers 30 a, The n-doped portion between 35a) and n-type ohmic contact layers 30c, 35c forms LDD layers 30b, 35b. Thereafter, the PR patterns 62 and 63 are removed.
다음으로 도 3d 및 4d를 참조하면, 상기 n형 오믹콘택층(30c, 35c) 형성된 기판(20) 전면에 PR을 도포하고 제 4 마스크 공정을 진행하여 I, Ⅱ영역에서는 게이트 전극(50, 55)을 포함하여 반도체층(30, 35)과 대응되는 부분의 게이트 절연막(45) 가리도록 PR패턴(65)을 형성하고, Ⅲ 영역의 p형 반도체층(40)에 대응되는 부분의 게이트 절연막 위에는 PR패턴을 형성하지 않고 노출시킨다. 이후, 1E15/㎠ 내지 9E15/㎠의 고농도의 도즈량을 갖는 이온주입에 의한 p+도핑을 진행한다. Ⅲ 영역에 있어 게이트 전극(60)에 의해 이온도핑이 차단된 반도체층(40)은 액티브층(40a)을 이루고, 상기 액티브층(40a) 이외의 p+도핑된 부분은 p형 오믹콘택층(40c)을 이룬다. 이후 상기 PR패턴(65)을 제거한다.Next, referring to FIGS. 3D and 4D, a PR is coated on the entire surface of the substrate 20 on which the n-type ohmic contact layers 30c and 35c are formed, and the fourth mask process is performed to form gate electrodes 50 and 55 in the I and II regions. PR pattern 65 is formed so as to cover the gate insulating film 45 of the portion corresponding to the semiconductor layers 30 and 35, and on the gate insulating film of the portion corresponding to the p-type semiconductor layer 40 in the region III. It exposes without forming a PR pattern. Thereafter, p + doping is performed by ion implantation having a high dose of 1E15 / cm 2 to 9E15 / cm 2. The semiconductor layer 40 in which the ion doping is blocked by the gate electrode 60 in the III region forms an active layer 40a, and p + doped portions other than the active layer 40a are p-type ohmic contact layer 40c. ). Thereafter, the PR pattern 65 is removed.
다음으로 도 3e 및 4e를 참조하면, 상기 p형 오믹콘택층(40c)이 형성된 기판(20) 전면에 질화실리콘(SiNx) 또는 산화실리콘(SiO2)과 같은 무기절연물질을 증착하고, 제 5 마스크 공정을 진행하여 층간절연막(70)을 형성한다. 이때 게이트 절연막(45)도 일괄 에칭하여 오믹콘택층(30c, 35c, 40c) 일부를 외부로 노출시키는 반도체층 콘택홀(73a, 73b, 75a, 75b, 77a, 77b)을 형성한다. 이후, 상기 층간절연막(70)이 형성된 기판 상에, 몰리브덴(Mo)과 알루미늄 네오디뮴(AlNd)을 차례대로 연속 증착하고, 제 6 마스크 공정에 의해 일괄 에칭하여, 상기 반도체층 콘택홀(73a, 73b, 75a, 75b, 77a, 77b)을 통해 오믹콘택층(30c, 35c, 40c)과 연결되는 소스 및 드레인 전극((80a, 83a, 87a), (80b, 83b, 87b))을 형성한다.3E and 4E, an inorganic insulating material such as silicon nitride (SiNx) or silicon oxide (SiO 2 ) is deposited on the entire surface of the substrate 20 on which the p-type ohmic contact layer 40c is formed. The mask process is performed to form the interlayer insulating film 70. At this time, the gate insulating layer 45 is also etched to form semiconductor layer contact holes 73a, 73b, 75a, 75b, 77a, 77b exposing a part of the ohmic contact layers 30c, 35c, 40c to the outside. Thereafter, molybdenum (Mo) and aluminum neodymium (AlNd) are sequentially deposited on the substrate on which the interlayer insulating film 70 is formed, and are collectively etched by a sixth mask process to form the semiconductor layer contact holes 73a and 73b. Source and drain electrodes 80a, 83a, 87a, and 80b, 83b, and 87b connected to the ohmic contact layers 30c, 35c, and 40c through 75a, 75b, 77a, and 77b.
다음으로 도 3f 및 도 4f에 도시한 바와 같이, 상기 소스 및 드레인 전극((80a, 83a, 87a), (80b, 83b, 87b))이 형성된 기판(20) 상에, 질화실리콘(SiNx)을 증착하고, 상기 질화실리콘(SiNx)의 수소화 열처리과정을 거친 후, 제 7 마스크 공정을 진행하여 드레인 콘택홀(95)을 가지는 보호층(90)을 형성한다. 이후는 어레이 기판에 제작공정에 속하지만 박막 트랜지스터 제조 공정과 연계되므로 간단히 설명한다. I 영역의 표시부 박막 트랜지스터부에 해당하는 공정으로 상기 보호층(90)이 형성된 기판 상에 ITO(indium Tin Oxide)를 전면 증착한 후, 제 8마스크 공정을 진행하여 상기 드레인 콘택홀(95)을 통해 드레인 전극(90b)과 연결되는 화소전극(97)을 형성한다.Next, as shown in FIGS. 3F and 4F, silicon nitride (SiNx) is formed on the substrate 20 on which the source and drain electrodes (80a, 83a, 87a, 80b, 83b, and 87b) are formed. After the deposition, the hydrogen nitride heat treatment of the silicon nitride (SiNx) is performed, a seventh mask process is performed to form a protective layer 90 having a drain contact hole 95. Since it belongs to the manufacturing process on the array substrate, but will be briefly described as it is associated with the thin film transistor manufacturing process. After the deposition of indium tin oxide (ITO) on the substrate on which the protective layer 90 is formed in the process corresponding to the display portion thin film transistor portion of the region I, an eighth mask process is performed to form the drain contact hole 95. The pixel electrode 97 connected to the drain electrode 90b is formed through the pixel electrode 97.
전술한 종래의 구동회로 일체형 액정표시장치의 박막 트랜지스터 제조공정에서는, 총 8개의 마스크 공정을 진행하게 된다. 상기 마스크 공정은 PR 코팅(photo resist coating), 노광(exposure), 현상(develop)을 포함하는 공정이므로, 마스크 공정이 추가될수록 제조비용 및 공정시간이 증가되고 이로 인하여 생산수율이 떨어지게 되고, 마스크 수가 증가될수록 박막 트랜지스터 소자의 결함을 발생시킬 확률이 높아지는 문제점이 있다. 또한, 상기와 같은 탑 게이트 구조의 박막 트랜지스터 제조에 있어서, 반도체층 콘택홀 형성 시 오버에칭에 의해 n+로 도핑된 오믹콘택층의 유실되는 불량이 발생하기도 한다.In the aforementioned thin film transistor manufacturing process of the conventional liquid crystal display integrated with a driver circuit, a total of eight mask processes are performed. Since the mask process includes a photo resist coating, an exposure, and a development, as the mask process is added, manufacturing cost and processing time increase, and thus, the production yield decreases, and the number of masks As it increases, there is a problem in that the probability of generating a defect in the thin film transistor element increases. In addition, in the manufacture of a thin film transistor having a top gate structure as described above, a defect in which the ohmic contact layer doped with n + may be lost due to overetching when the semiconductor layer contact hole is formed.
상기 문제점을 해결하기 위하여, 본 발명에서는 탑 게이트(top gate)형 스태거드 타입(staggered type)으로 박막 트랜지스터를 제작을 진행하여, 소스 및 드레인 전극을 게이트 전극의 하부에 형성함으로써 반도체층 콘택홀 공정을 삭제시킴으로써 n+ 및 p+ 도핑층이 유실되는 불량을 제거할 수 있다. 또한, 게이트 전극 형성시 오버에칭을 이용하여 LDD층을 형성함으로써 소자 신뢰성을 확보하고, 카운터 도핑을 이용하여 p+도핑을 진행하여 6개 마스크 공정으로 구동회로 일체형 액정표시장치용 구동회로 및 스위칭 소자를 제조하는 방법을 제공하는 것을 목적으로 한다.In order to solve the above problems, in the present invention, a thin film transistor is manufactured in a top gate type staggered type, and the source and drain electrodes are formed under the gate electrode to form a semiconductor layer contact hole. By eliminating the process, defects in which the n + and p + doped layers are lost can be eliminated. In addition, the LDD layer is formed by using over-etching when forming the gate electrode to secure device reliability, and p + doping is performed using counter doping to drive the driving circuit and the switching element for the liquid crystal display device with the integrated driving circuit in six mask processes. It aims at providing the manufacturing method.
도 1은 일반적인 구동회로부 일체형 액정표시장치의 개략도.1 is a schematic diagram of a general liquid crystal display device integrated with a driving circuit unit;
도 2a와 2b는 종래의 표시부 스위칭 소자 및 구동회로부 CMOS구조 구동소자의 단면도.2A and 2B are cross-sectional views of a conventional display unit switching element and driving circuit unit CMOS structure driving element.
도 3a 내지 3f와 도 4a 내지 4f는 종래의 표시부의 스위칭 소자와 구동회로부의 CMOS 구조 구동소자의 제조 단계별로 각각 도시한 단면도.3A to 3F and FIGS. 4A to 4F are cross-sectional views illustrating manufacturing steps of a switching device of a conventional display unit and a CMOS structure driving device of a driving circuit unit, respectively.
도 5a와 5b는 본 발명에 따른 표시부 스위칭 소자 및 구동회로부 CMOS구조 구동 소자의 단면도.5A and 5B are sectional views of a display unit switching element and a driving circuit portion CMOS structure driving element according to the present invention;
도 6a 내지 6g와 도 7a 내지 7g는 본 발명의 실시예에 따른 표시부의 스위칭 소자와 구동회로부의 CMOS 구조 구동소자의 제조 단계별로 각각 도시한 단면도.6A to 6G and 7A to 7G are cross-sectional views illustrating manufacturing steps of a switching device of a display unit and a CMOS structure driving device of a driving circuit unit according to an exemplary embodiment of the present invention, respectively.
< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>
100 : 절연기판 105 : 버퍼층100: insulating substrate 105: buffer layer
112a, 115a : 소스 전극 112b, 115b : 드레인 전극112a and 115a: source electrode 112b and 115b: drain electrode
122, 125 : 반도체층 127 : PR패턴122, 125: semiconductor layer 127: PR pattern
135, 140 : 게이트 절연막 147, 150 : 게이트 전극135, 140: gate insulating film 147, 150: gate electrode
Ⅴ : 구동회로부 n형 박막 트랜지스터부Ⅴ: n-type thin film transistor unit
Ⅵ : 구동회로부 p형 박막 트랜지스터부Ⅵ: P-type thin film transistor unit
상기 목적을 달성하기 위하여, 본 발명에 따른 구동회로 일체형 액정표시장치의 표시부 스위칭 소자 및 구동회로부 구동소자의 제조방법은 절연기판을 스위칭 소자를 포함하는 다수의 화소로 구성된 표시부와, CMOS 소자가 구성되는 구동회로부로 정의하는 단계와; 상기 표시부의 화소에 대응하여 이격된 제 1 소스 및 드레인 전극과 상기 구동회로부에 대응하여 이격된 제 2 소스 및 드레인 전극과, 제 3 소스 및 드레인 전극을 형성하는 단계와; 상기 제 1 내지 제 3 소스 및 드레인 전극의 상부에 대응하여 제 1, 제 2, 제 3 반도체층을 각각 형성하는 단계와; 상기 제 1 내지 제 3 반도체층이 형성된 기판의 전면에 무기절연층, 금속층, PR층을 형성하고 마스크 공정을 진행하여 상기 제 1 내지 제 3 반도체층 상부에 제 1 내지 제 3 PR패턴을 각각 형성하는 단계와; 상기 제 1 내지 제 3 PR패턴의 외부로 노출된 금속층과 그 하부의 무기절연층을 에칭하여, 상기 각 PR패턴의 하부에 이보다 작은 면적의 제 1 내지 제 3 게이트 전극과 게이트 절연막을 형성하는 단계와; 상기 제 1 내지 제 3 PR 패턴의 외부로 노출된 제 1 내지 제 3 반도체층의 표면에 제 1 도즈량의 이온을 주입하여 n+도핑하는 단계와; 상기 제 1 내지 제 3 PR패턴을 제거한 후, 상기 제 1 내지 제 3 반도체층의 표면에 제 2 도즈량의 이온을 주입하여 n-도핑하는 단계와; 상기 n- 도핑된 제 1 및 제 2 소스 및 드레인 전극과 제 1 및 제 2 반도체층을 완전히 가리는 제 4 PR패턴과 제 5 PR패턴을 형성한 후, 상기 노출된 제 3 반도체층의 표면에 제 3 도즈량의 이온을 주입하여 p+도핑하는 단계와; 상기 제 4 및 제 5 PR패턴 제거 후, 상기 p+도핑된 제 3 반도체층과 n+ 및 n-이온이 도핑된 제 1 및 제 2 반도체층이 형성된 기판의 전면에 보호층을 형성하는 단계를 포함한다.In order to achieve the above object, a display unit switching element and a driving circuit unit driving element manufacturing method of a drive circuit-integrated liquid crystal display device according to the present invention comprises a display portion composed of a plurality of pixels including an insulating substrate switching element, and a CMOS element Defining a driving circuit unit; Forming first source and drain electrodes spaced apart from the pixels of the display unit, second source and drain electrodes spaced apart from the driving circuit unit, and third source and drain electrodes; Forming first, second, and third semiconductor layers respectively corresponding to the upper portions of the first to third source and drain electrodes; An inorganic insulating layer, a metal layer, and a PR layer are formed on the entire surface of the substrate on which the first to third semiconductor layers are formed, and a mask process is performed to form first to third PR patterns on the first to third semiconductor layers, respectively. Making a step; Etching the metal layer exposed to the outside of the first to third PR patterns and an inorganic insulating layer below the first and third PR patterns to form first to third gate electrodes and a gate insulating layer having a smaller area under each of the PR patterns Wow; N + doping by implanting a first dose of ions into the surfaces of the first to third semiconductor layers exposed to the outside of the first to third PR patterns; After removing the first to third PR patterns, n-doping by implanting a second dose of ions into the surfaces of the first to third semiconductor layers; After forming the fourth PR pattern and the fifth PR pattern completely covering the n-doped first and second source and drain electrodes and the first and second semiconductor layers, the first and second source and drain electrodes are formed on the exposed surface of the third semiconductor layer. Injecting 3 doses of ions into the p + doping; After removing the fourth and fifth PR patterns, forming a protective layer on an entire surface of the substrate on which the p + doped third semiconductor layer and the n + and n-ion doped first and second semiconductor layers are formed. .
본 발명에 따른 구동회로 일체형 액정표시장치의 표시부 스위칭 소자 및 구동회로부 구동소자를 구비한 어레이 기판의 제조방법은 절연기판 상에 스위칭 소자를 포함하는 다수의 화소로 구성된 표시부와, CMOS 소자가 구성되는 구동회로부로 정의하는 단계와; 상기 표시부의 화소에 대응하여 이격된 제 1 소스 및 드레인 전극과 상기 구동회로부에 대응하여 이격된 제 2 소스 및 드레인 전극과, 제 3 소스 및 드레인 전극을 형성하는 단계와; 상기 제 1 내지 제 3 소스 및 드레인 전극의 상부에 대응하여 제 1, 제 2, 제 3 반도체층을 각각 형성하는 단계와; 상기 제 1내지 제 3 반도체층이 형성된 기판 전면에 무기절연층, 금속층, PR층을 형성하고, 마스크 공정을 진행하여 상기 제 1 내지 제 3 반도체층 상부에 제 1 내지 제 3 PR패턴을 각각 형성하는 단계와; 상기 제 1 내지 제 3 PR패턴의 외부로 노출된 금속층과 그 하부의 무기절연층을 에칭하여, 상기 각 PR패턴의 하부에 이보다 작은 면적의 제 1 내지 제 3 게이트 전극과 게이트 절연막을 형성하는 단계와; 상기 제 1 내지 제 3 PR 패턴의 외부로 노출된 제 1 내지 제 3 반도체층의 표면에 제 1 도즈량의 이온을 주입하여 n+도핑하는 단계와; 상기 제 1 내지 제 3 PR패턴을 제거한 후, 상기 제 1 내지 제 3 반도체층의 표면에 제 2 도즈량의 이온을 주입하여 n-도핑하는 단계와; 상기 n- 도핑된 제 1 및 제 2 소스 및 드레인 전극과 제 1 및 제 2 반도체층을 완전히 가리는 제 4 PR패턴과 제 5 PR패턴을 형성한 후, 상기 노출된 제 3 반도체층의 표면에 제 3 도즈량의 이온을 주입하여 p+도핑하는 단계와; 상기 제 4 및 제 5 PR패턴 제거 후, 상기 p+도핑된 제 3 반도체층과 n+ 및 n-이온이 도핑된 제 1 및 제 2 반도체층이 형성된 기판의 전면에 보호층을 형성하는 단계와; 상기 보호층을 식각하여 제 1 드레인 전극을 노출하는 단계와; 상기 노출된 제 1 드레인 전극과 접촉하며 화소에 위치하는 투명한 화소전극을 형성하는 단계를 포함한다.According to an exemplary embodiment of the present invention, a method of manufacturing an array substrate including a display switching element and a driving circuit driving element of a liquid crystal display integrated with a driving circuit includes a display unit including a plurality of pixels including a switching element on an insulating substrate, and a CMOS element. Defining a driving circuit unit; Forming first source and drain electrodes spaced apart from the pixels of the display unit, second source and drain electrodes spaced apart from the driving circuit unit, and third source and drain electrodes; Forming first, second, and third semiconductor layers respectively corresponding to the upper portions of the first to third source and drain electrodes; An inorganic insulating layer, a metal layer, and a PR layer are formed on the entire surface of the substrate on which the first to third semiconductor layers are formed, and a mask process is performed to form first to third PR patterns on the first to third semiconductor layers, respectively. Making a step; Etching the metal layer exposed to the outside of the first to third PR patterns and an inorganic insulating layer below the first and third PR patterns to form first to third gate electrodes and a gate insulating layer having a smaller area under each of the PR patterns Wow; N + doping by implanting a first dose of ions into the surfaces of the first to third semiconductor layers exposed to the outside of the first to third PR patterns; After removing the first to third PR patterns, n-doping by implanting a second dose of ions into the surfaces of the first to third semiconductor layers; After forming the fourth PR pattern and the fifth PR pattern completely covering the n-doped first and second source and drain electrodes and the first and second semiconductor layers, the first and second source and drain electrodes are formed on the exposed surface of the third semiconductor layer. Injecting 3 doses of ions into the p + doping; After removing the fourth and fifth PR patterns, forming a protective layer on an entire surface of the substrate on which the p + doped third semiconductor layer and the n + and n-ion doped first and second semiconductor layers are formed; Etching the passivation layer to expose a first drain electrode; Forming a transparent pixel electrode in contact with the exposed first drain electrode and positioned in the pixel.
이때, 상기 표시부와 구동회로부를 정의한 후, 기판 전면에 버퍼층을 형성하는 단계를 더욱 포함한다.In this case, after defining the display unit and the driving circuit unit, the method may further include forming a buffer layer on the entire surface of the substrate.
또한, 상기 반도체층은 비정질 실리콘을 증착한 후, 레이저 등을 이용하여 폴리 실리콘으로 결정화된 것이 특징이다.In addition, the semiconductor layer is characterized in that after the deposition of amorphous silicon, crystallized into polysilicon using a laser or the like.
상기 p+도핑 후에는 제 1 내지 제 3 반도체층에 활성화 공정을 진행하는 단계를 더욱 포함한다.After the p + doping, the method may further include performing an activation process on the first to third semiconductor layers.
상기 보호층 형성 후에는 수소화 열처리하는 단계를 더욱 포함한다.After the protective layer is formed, further comprising the step of hydrogenation heat treatment.
상기 제 1 내지 제 3 게이트 전극 및 게이트 절연막은 등방성의 오버에칭을 진행하여 형성되며, 상기 이온주입하는 제 1 도즈량은 1E15/㎠ 내지 9E15/㎠이며, 제 2 도즈량은 1E13/㎠ 내지 5E13/㎠, 제 3 도즈량은 2E15/㎠ 내지 1E16/㎠값을 가지며, 제 3도즈량은 항상 제 1 도즈량보다 큰 값으로 이온주입 되는 것이 특징인다.The first to third gate electrodes and the gate insulating layer are formed by performing isotropic overetching, and the first dose to be implanted is 1E15 / cm 2 to 9E15 / cm 2, and the second dose is 1E13 / cm 2 to 5E13 The second dose amount has a value of 2E15 / cm 2 to 1E16 / cm 2, and the third dose amount is always ion-implanted at a value larger than the first dose amount.
이하, 본 발명의 실시예에 따른 구동회로 일체형 액정표시장치의 구동소자 및 스위칭 소자인 탑 게이트 형 스태거드 구조 박막 트랜지스터 제조 공정에 대하여 도면을 참조하여 설명한다.Hereinafter, a process of manufacturing a top gate type staggered structure thin film transistor, which is a driving element and a switching element, of a driving circuit-integrated liquid crystal display device according to an exemplary embodiment of the present invention will be described with reference to the drawings.
도 5a 및 5b는 본 발명에 따른 구동회로 일체형 액정표시장치의 표시부 스위칭 소자인 박막 트랜지스터와 구동회로부의 CMOS구조 구동소자인 n형 및 p형 박막 트랜지스터의 단면을 각각 도시한 단면도이다. 설명의 편의를 위해 표시부의 박막 트랜지스터 형성부를 Ⅳ영역, 구동회로부 CMOS소자 중 n형 박막 트랜지스터 형성부를 Ⅴ영역, p형 박막 트랜지스터 형성부를 Ⅵ영역이라 정의한다.5A and 5B are cross-sectional views illustrating thin film transistors, which are switching elements of a display unit, and n-type and p-type thin film transistors, which are driving elements of a CMOS structure of a driving circuit unit, of a liquid crystal display device with an integrated driving circuit according to the present invention, respectively. For convenience of description, the thin film transistor forming unit of the display unit is defined as an IV region, the n-type thin film transistor forming unit of the driving circuit unit CMOS elements is defined as a V region, and the p-type thin film transistor forming unit is defined as an VI region.
도 5a에 도시한 바와 같이, 절연기판(100) 상에 무기절연물질 예를들면 산화실리콘(SiO2)으로 이루어진 버퍼층(105)이 기판(100) 전면에 형성되어 있고, 상기 버퍼층(105) 상부에 소스 전극(110a) 및 드레인 전극(110b)이 일정간격 이격하여형성되어 있으며, 상기 소스 및 드레인 전극(110a, 110b) 일부와 오버랩되며 상기 두 전극 사이의 이격된 영역을 덮으며 n형 오믹콘택층(120c), LDD층(120b), 액티브층(120a)의 3부분으로 이루어진 반도체층(120)이 형성되어 있으며, 상기 반도체층(120)중 액티브층(120a) 위로 게이트 절연막(130)과 게이트 전극(143)이 형성되어 있고, 이 게이트 전극(143) 상부에는, 드레인 콘택홀(165)을 포함하는 보호층(160)이 형성되어 있으며, 상기 보호층(160) 위로 상기 드레인 콘택홀(165)을 통해 드레인 전극(110b)과 연결되는 화소전극(170)이 형성되어 있다.As shown in FIG. 5A, a buffer layer 105 made of an inorganic insulating material, for example, silicon oxide (SiO 2 ), is formed on the entire surface of the substrate 100 on the insulating substrate 100, and the upper portion of the buffer layer 105. The source electrode 110a and the drain electrode 110b are formed to be spaced apart from each other at a predetermined interval, and overlap with a portion of the source and drain electrodes 110a and 110b to cover the spaced area between the two electrodes, and to n-type ohmic contact. The semiconductor layer 120 is formed of three parts, a layer 120c, an LDD layer 120b, and an active layer 120a. The gate insulating layer 130 is formed on the active layer 120a of the semiconductor layer 120. A gate electrode 143 is formed, and a passivation layer 160 including a drain contact hole 165 is formed on the gate electrode 143, and the drain contact hole is formed on the passivation layer 160. The pixel electrode 170 is connected to the drain electrode 110b through 165.
상기 반도체층(120)에 대해 좀더 자세히 설명하면, 게이트 전극(143)과 대응되는 게이트 절연막(130)하부 영역은 액티브층(120a)을 이루고, 상기 소스 및 드레인 전극(110a, 110b)과 접촉되는 부분은 n+도핑 처리된 n형 오믹콘택층(120c)을 이루며, 상기 액티브층(120a)과 n형 오믹콘택층(120c) 사이에 저농도의 n-로 도핑되어 핫캐리어의 분산과 누설전류 증가를 방지하기 위한 LDD(Lightly Doped Drain)층(120b)이 형성되어 있다.In more detail with respect to the semiconductor layer 120, the lower region of the gate insulating layer 130 corresponding to the gate electrode 143 forms an active layer 120a and is in contact with the source and drain electrodes 110a and 110b. The portion forms n + doped n-type ohmic contact layer 120c and is doped with low concentration n- between the active layer 120a and n-type ohmic contact layer 120c to increase the dispersion of the hot carrier and increase leakage current. LDD (Lightly Doped Drain) layer 120b is formed to prevent the formation.
다음으로 도 5b를 참조하여 구동회로부의 CMOS구조 박막 트랜지스터에 대해 설명한다. 이때, 상기 구동회로부의 CMOS는 n+로 도핑된 반도체층(122)을 포함하는 n형 박막 트랜지스터부(Ⅴ)와 p+로 도핑된 반도체층(125)을 포함하는 p형 박막 트랜지스터부(Ⅵ)로 구성된다. 도시한 바와 같이, 버퍼층(105)이 형성된 절연기판(100) 상에 소스 및 드레인 전극((122a, 125a), (122b, 125b))이 일정간격 이격하여 n형 및 p형 박막 트랜지스터부(Ⅴ,Ⅵ) 에 각각 형성되어 있으며, 상기 각각의 n형 및 p형 박막 트랜지스터부(Ⅴ,Ⅵ)에 있어서, 소스 및 드레인 전극((122a, 125a), (122b, 125b)) 일부와 오버랩되며, 이격된 영역을 포함하여 이어지며, n형 오믹콘택층(122c) 및 LDD층(122b) 및 액티브층(122a)으로 이루어진 n형 반도체층(122)이 n형 박막 트랜지스터부(Ⅴ)에 형성되어 있으며, p형 오믹콘택층(125d) 및 액티브층(125a)으로 이루어진 p형 반도체층(125)이 p형 박막 트랜지스터부(Ⅵ)에 형성되어 있다. 또한, 상기 각각의 반도체층(122, 125) 중 액티브층(122a, 125a) 위로 게이트 절연막(135, 140) 및 게이트 전극(147, 150)이 형성되어 있으며, 그 위로 기판(100) 전면에 보호층(160)이 형성되어 있다. 또한, 표시부 박막 트랜지스터부인 Ⅳ영역에 있어서, 상기 보호층(160) 상의 드레인 콘택홀(165)을 통해 드레인 전극(110b)과 접촉하는 화소전극(170)이 상기 보호층(160) 위에 형성되어 있다.Next, the CMOS structure thin film transistor of the driving circuit unit will be described with reference to FIG. 5B. At this time, the CMOS of the driving circuit unit is an n-type thin film transistor unit (V) including a n + doped semiconductor layer 122 and a p-type thin film transistor unit (VI) including a semiconductor layer 125 doped with p +. It is composed. As illustrated, the source and drain electrodes 122a, 125a, 122b, and 125b are spaced apart at regular intervals on the insulating substrate 100 on which the buffer layer 105 is formed. And VI, respectively, and overlap with portions of the source and drain electrodes 122a, 125a, 122b, 125b in the n-type and p-type thin film transistor units V, VI, respectively. N-type semiconductor contact layer 122 including n-type ohmic contact layer 122c, LDD layer 122b, and active layer 122a is formed in n-type thin film transistor unit V. The p-type semiconductor layer 125 including the p-type ohmic contact layer 125d and the active layer 125a is formed in the p-type thin film transistor unit VI. In addition, the gate insulating layers 135 and 140 and the gate electrodes 147 and 150 are formed on the active layers 122a and 125a of the semiconductor layers 122 and 125, respectively. Layer 160 is formed. Further, in the region IV of the display TFT, a pixel electrode 170 is formed on the passivation layer 160 to contact the drain electrode 110b through the drain contact hole 165 on the passivation layer 160. .
이때, Ⅵ영역에 있어서, 상기 p형 반도체층(125)은 정공을 캐리어로써 이용하는 방식이므로, n형 박막 트랜지스터보다 캐리어의 열화 및 누설전류의 영향이 크지 않으므로, LDD층을 형성하지 않고 p형 오믹 콘택층(125d)과 액티브층(125a)으로만 형성된다.At this time, in the region VI, since the p-type semiconductor layer 125 uses holes as carriers, since the deterioration and leakage current of the carrier are less affected than the n-type thin film transistors, the p-type ohmic is not formed. It is formed only of the contact layer 125d and the active layer 125a.
전술한 본 발명의 실시예에 의한 표시부 스위칭 소자 및 구동회로부 CMOS소자인 n형 및 p형 박막 트랜지스터의 제조 방법에 대해 설명한다.A method of manufacturing the n-type and p-type thin film transistors, which are the display switching element and the driving circuit CMOS element, according to the embodiment of the present invention described above.
도 6a 내지 6g 및 도 7a 내지 7g는 본 발명의 실시예에 따른 표시부 박막 트랜지스터와 구동회로부 CMOS구조 박막 트랜지스터를 제조 단계별로 각각 도시한 단면도이다.6A to 6G and 7A to 7G are cross-sectional views illustrating a display thin film transistor and a driving circuit CMOS thin film transistor according to an exemplary embodiment of the present invention, respectively.
우선, 도 6a 내지 7a에 도시한 바와 같이, 투명한 절연기판(100) 전면에 산화실리콘(SiO2) 등의 무기절연물질을 증착하여 버퍼층(105)을 형성한다. 상기 버퍼층(105)은 비정질 실리콘을 폴리 실리콘으로 결정화할 경우, 열에 의해 기판(100) 내부에 존재하는 알칼리 이온 예를들면, 칼륨 이온(K+), 나트륨 이온(Na+) 등이 발생할 수 있는데, 이러한 알칼리 이온에 의해 폴리 실리콘의 막질 특성이 저하되는 것을 방지하기 위해 형성하는 것이다. 이후, 상기 버퍼층(105) 상부에 금속물질 예를들면 알루미늄 네오디뮴(AlNd)등을 전면에 증착하고, PR코팅, 노광, 현상, 에칭공정을 포함하는 제 1 마스크 공정을 진행하여 Ⅳ,Ⅴ,Ⅵ영역 상에 일정간격 이격하여 소스 및 드레인 전극((110a, 112a, 115a), (110b, 112b, 115b))을 각각 형성한다. 이때 표시부 박막 트랜지스터부(Ⅳ)에 있어서, 드레인 전극(110b)은 추후에 형성될 화소전극과 접촉해야하므로 Ⅴ,Ⅵ영역의 드레인 전극(112b, 115b)보다 약간 그 폭을 길게 형성한다.First, as illustrated in FIGS. 6A to 7A, an inorganic insulating material such as silicon oxide (SiO 2 ) is deposited on the transparent insulating substrate 100 to form a buffer layer 105. When the buffer layer 105 crystallizes amorphous silicon with polysilicon, alkali ions, such as potassium ions (K +), sodium ions (Na +), etc. present in the substrate 100 may be generated by heat. It is formed in order to prevent the film quality characteristic of polysilicon from falling by alkali ion. Subsequently, a metal material such as aluminum neodymium (AlNd) is deposited on the entire surface of the buffer layer 105, and a first mask process including PR coating, exposure, development, and etching is performed. Source and drain electrodes 110a, 112a, 115a, and 110b, 112b, and 115b are formed on the region by spaced intervals. In this case, in the display TFT, the drain electrode 110b is formed to be slightly longer than the drain electrodes 112b and 115b in regions V and VI because the drain electrode 110b must be in contact with the pixel electrode to be formed later.
다음으로 도 6b 및 도 7b에 도시한 바와같이, 상기 소스 및 드레인 전극((110a, 112a, 115a), (110b, 112b, 115b)) 위로 비정질 실리콘을 전면에 증착한 후, 레이저 등을 이용하여 상기 비정질 실리콘의 결정화 공정을 진행하여 폴리 실리콘층을 형성한다. 이후, 상기 결정화 공정에 의해 형성된 폴리실리콘층 상에 제 2 마스크 공정을 진행하여, 상기 폴리 실리콘층을 패터닝하여 소스 전극 및 드레인 전극((110a, 112a, 115a), (110b, 112b, 115b)) 일부와 상기 두 전극간 이격된 부분위로 반도체층(120, 122, 125)을 형성한다.Next, as shown in FIGS. 6B and 7B, amorphous silicon is deposited on the entire surface of the source and drain electrodes 110a, 112a and 115a and 110b, 112b and 115b, and then, by using a laser or the like. The polysilicon layer is formed by performing the crystallization process of the amorphous silicon. Thereafter, a second mask process is performed on the polysilicon layer formed by the crystallization process, and the polysilicon layer is patterned to form source and drain electrodes (110a, 112a, 115a, 110b, 112b, and 115b). The semiconductor layers 120, 122, and 125 are formed on a portion and a portion spaced apart from the two electrodes.
다음으로, 도 6c 및 도 7c에 도시한 바와같이, 상기 반도체층(120, 122, 125)이 형성된 기판(100) 전면에 산화실리콘(SiO2) 또는 질화실리콘(SiNx)의 무기절연물질과 몰리브덴(Mo) 등의 금속물질을 연속하여 증착하여 무기절연층 및 금속층을 형성하고, 상기 금속층 위에 포토레지스트(Photo Resist : PR)를 전면 코팅하고, 제 3 마스크 공정을 통해 게이트 전극(143, 147, 150)이 형성될 부분에 PR패턴(127)을 각각 형성한다. 이후 상기 금속층 및 무기절연층을 연속 에칭공정을 진행하여 게이트 절연막 (130, 135, 140)및 게이트 전극(143, 147, 150)을 형성한다. 이때 상기 두 층의 오버에칭을 진행하여 상기 PR패턴(127) 하부의 게이트 전극(143, 147, 150) 및 게이트 절연막(130, 135, 140)이 상기 PR패턴(127)보다 작게 형성되도록 한다. 즉, 게이트 전극(143, 147, 150) 및 게이트 절연막(130, 135, 140)의 폭(B)이 상기 PR패턴(127)의 폭(A)보다 짧게 형성함으로써 상기 게이트 절연막(130, 135, 140) 및 게이트 전극(143, 147, 150)의 일측 끝과 PR패턴(127)의 일측 끝, 상기 게이트 절연막(130, 135, 140) 및 게이트 전극(143, 147, 150)의 타측 끝과 상기 PR패턴(127)의 타측 끝 사이에 소정간격(C)의 영역이 존재하도록 한다.Next, as shown in FIGS. 6C and 7C, an inorganic insulating material and molybdenum of silicon oxide (SiO 2 ) or silicon nitride (SiNx) are formed on the entire surface of the substrate 100 on which the semiconductor layers 120, 122, and 125 are formed. Metal materials such as (Mo) are continuously deposited to form an inorganic insulating layer and a metal layer, and a photoresist (PR) is completely coated on the metal layer, and gate electrodes 143 and 147 are formed through a third mask process. The PR patterns 127 are formed on portions where 150 is to be formed. Thereafter, the metal layer and the inorganic insulating layer are continuously etched to form gate insulating layers 130, 135, and 140 and gate electrodes 143, 147, and 150. In this case, the over-etching of the two layers is performed so that the gate electrodes 143, 147, and 150 and the gate insulating layers 130, 135, and 140 under the PR pattern 127 are formed smaller than the PR pattern 127. In other words, the width B of the gate electrodes 143, 147, 150 and the gate insulating layers 130, 135, and 140 is formed to be shorter than the width A of the PR pattern 127. 140 and one end of the gate electrodes 143, 147 and 150 and the other end of the PR pattern 127, the other ends of the gate insulating layers 130, 135 and 140 and the gate electrodes 143, 147 and 150 and the An area of the predetermined interval C exists between the other ends of the PR pattern 127.
이때, 반도체층 위에 형성된 무기절연층은 반드시 에칭을 진행하여 게이트 전극(143, 147, 150) 하부에만 위치하는 게이트 절연막을 형성할 필요는 없다. 상기 무기절연층을 에칭을 진행하지 않고, 상기 무기절여층 전체를 게이트 절연막으로 형성할 수도 있다. 이는 도핑시에 에너지를 조절하여 무기절연층을 하부의 반도체층(120, 122, 125)에 도핑이 가능하기 때문이다.In this case, the inorganic insulating layer formed on the semiconductor layer does not necessarily need to be formed to form a gate insulating layer positioned only under the gate electrodes 143, 147, and 150. The inorganic insulating layer may be entirely formed of a gate insulating film without etching the inorganic insulating layer. This is because the inorganic insulating layer can be doped to the lower semiconductor layers 120, 122, and 125 by controlling energy during doping.
이후, 상기 PR패턴(127)을 블록킹 마스크로 사용하여 1E15/㎠ 내지 9E15㎠의 도즈량을 갖는 고농도 이온주입에 의한 n+도핑을 실시한다. 이때 p형 반도체층(125)이 형성되어야하는 구동회로부의 p형 박막 트랜지터부(Ⅵ)의 반도체층(125c)에도 n+도핑이 이루어지지만, 이는 추후에 더 큰 도즈량을 갖는 p+도핑에 의한 카운터 도핑을 실시하므로 문제되지 않는다.Thereafter, n + doping by high concentration ion implantation having a dose of 1E15 / cm 2 to 9E15cm 2 is performed using the PR pattern 127 as a blocking mask. At this time, n + doping is also performed in the semiconductor layer 125c of the p-type thin film transistor unit VI of the driving circuit portion in which the p-type semiconductor layer 125 is to be formed, which is later caused by p + doping having a larger dose. It does not matter because it performs counter doping.
상기 n+도핑 시 PR패턴(127)이 블록킹 마스크로 사용되므로 상기 블록킹 마스크에 대응되는 부분의 반도체층(120a)은 도핑이 이루어지지 않는다. 상기 표시부 및 구동회로부 n형 박막 트랜지스터부(Ⅳ,Ⅴ)의 반도체층(120, 122) 중 n+도핑이 이루어진 부분은 n형 오믹콘택층(120c, 122c)을 이룬다.Since the PR pattern 127 is used as a blocking mask during the n + doping, the semiconductor layer 120a of the portion corresponding to the blocking mask is not doped. The n + doped portions of the semiconductor layers 120 and 122 of the display unit and the driving circuit unit n-type thin film transistor units IV and V form n-type ohmic contact layers 120c and 122c.
다음으로 도 6d 및 도 7d에 도시한 바와같이, n+ 도핑에 의해 n형 오믹콘택층(120c, 122c)이 형성된 이후, 블록킹 마스크로 사용한 PR패턴(127)을 에슁 및 스트립 공정을 진행하여 제거한다. 이때 통상적으로 PR패턴을 제거하기 위해서는 에슁공정만을 진행하지만, 상기 PR상에 도핑에 의해 이온이 주입된 PR패턴은 에슁 공정에 의해 완전히 제거되지 않으므로, 에슁 공정 후 스트립 공정을 진행하여 상기 PR패턴을 완전히 제거하기 위함이다. 이후 기판(100) 전면에 대략 1E13/㎠ 내지 5E13/㎠을 도즈량을 갖는 이온주입에 의해 n-도핑을 진행한다. 이 경우 표시부 및 구동회로부 n형 박막 트랜지스터부(Ⅳ,Ⅴ) 에 있어서 n+도핑이 이루어진 n형 오믹콘택층(120c, 122c)은 상기 도즈량이 더 작은 n-도핑에 의해 영향을 받지 않으나, 도 6c 및 도 7c에서 PR패턴(127)의 양끝과 게이트 전극(143, 147) 양끝 사이에 위치하는 소정간격(c)의 영역에 대응되는 반도체층은 n-도핑이 이루어져 LDD층(120b, 122b)을 형성하고, 게이트 전극(120b, 122b) 하부의 반도체층은 상기 게이트 전극(143, 147)이 블록킹 마스크로 작용하여 도핑 되지않고 액티브층(120a, 122a)을 형성한다. 이때, p형 박막 트랜지스터부(Ⅵ)의 반도체층(125b)도 n-도핑이 이루어지지만, 추후 p+도핑에 의해 n-도핑이 상쇄되어지므로 문제되지 않는다.Next, as shown in FIGS. 6D and 7D, after the n-type ohmic contact layers 120c and 122c are formed by n + doping, the PR patterns 127 used as the blocking masks are removed by an etch and strip process. . In this case, in order to remove the PR pattern, only the etching process is performed. However, since the PR pattern in which ions are implanted by doping on the PR is not completely removed by the etching process, the PR pattern is processed by performing a strip process after the etching process. To remove it completely. Thereafter, n-doping is performed by ion implantation having a dose of approximately 1E13 / cm 2 to 5E13 / cm 2 on the entire surface of the substrate 100. In this case, the n-type ohmic contact layers 120c and 122c in which the n + doping is performed in the display unit and the driving circuit unit n-type thin film transistor units IV and V are not affected by the smaller dose of n-doping. In FIG. 7C, the semiconductor layer corresponding to the region of the predetermined interval c positioned between both ends of the PR pattern 127 and both ends of the gate electrodes 143 and 147 is n-doped to form the LDD layers 120b and 122b. In the semiconductor layer below the gate electrodes 120b and 122b, the gate electrodes 143 and 147 act as a blocking mask to form the active layers 120a and 122a without being doped. In this case, n-doping is also performed in the semiconductor layer 125b of the p-type thin film transistor unit VI, but since n-doping is canceled by p + doping, it is not a problem.
다음으로, 도 6e 및 도 7e에 도시한 바와 같이, 상기 n-도핑에 의해 LDD층(120b, 122b)을 형성한 이후에 제 4 마스크 공정을 진행하여 PR을 기판 전면에 코팅한 후, 표시부의 박막 트랜지스터부(Ⅳ) 및 구동회로부 n형 박막 트랜지스터부(Ⅴ)를 완전히 차단하도록 PR패턴(155)을 형성한다. 이후 2E15/㎠ 내지 1E16㎠이 도즈량을 갖는 이온주입에 의해 p+도핑을 실시한다. 이때 표시부 및 구동회로부 n형 박막 트랜지스터부(Ⅳ, Ⅴ)의 n형 반도체층(120, 122)은 PR패턴(155)이 블록킹 마스크로 작용하여 도핑이 이루어지지 않으며, p형 박막 트랜지스터부(Ⅵ)의 반도체층(125)에 있어 게이트 전극(150)에 의해 차단된 부분 이외의 노출된 반도체층(도 7d의 125b, 125c 영역)에 p+도핑이 이루어진다. 상기 p+ 도핑이 이루어진 반도체층(도 7d의 125b, 125c 영역)은 p형 오믹콘택층(125d)을 형성하며, 게이트 전극(150)에 의해 도핑이 차단된 반도체층은 액티브층(125a)을 형성한다. 상기 p+ 도핑이 이루어진 반도체층(도 7d의 125b, 125c 영역)은 n+ 및 n-도핑이 이루어진 상태에서 p+도핑이 이루어졌지만, 도즈량이 더 높은 p+도핑에 의해 카운터 도핑이 되었으므로 p형 오믹콘택층(125d)을 형성하게 된다.Next, as shown in FIGS. 6E and 7E, after the LDD layers 120b and 122b are formed by the n-doping, the fourth mask process is performed to coat PR on the entire surface of the substrate. The PR pattern 155 is formed to completely block the thin film transistor unit IV and the driving circuit unit n-type thin film transistor unit V. As shown in FIG. Then, p + doping is performed by ion implantation in which 2E15 / cm 2 to 1E16 cm 2 have a dose. In this case, the n-type semiconductor layers 120 and 122 of the display unit and the driving circuit unit n-type thin film transistor units IV and V do not doping because the PR pattern 155 serves as a blocking mask. P + doping is performed on the exposed semiconductor layers (regions 125b and 125c of FIG. 7D) other than the portions blocked by the gate electrode 150 of the semiconductor layer 125. The p + doped semiconductor layer (125b and 125c region of FIG. 7D) forms the p-type ohmic contact layer 125d, and the semiconductor layer that is doped off by the gate electrode 150 forms the active layer 125a. do. The p + doped semiconductor layer (125b and 125c region of FIG. 7D) was p + doped in the state of n + and n-doping, but was counter-doped by higher p + doping, so the p-type ohmic contact layer ( 125d).
다음으로 도 6f와 도7f에 도시한 바와 같이, 상기 도핑공정 완료 후, 상기 n형 및 p형 오믹콘택층(120c, 122c, 125d)이 형성된 기판을(100) 퍼니스(furnace)에서 열을 가하거나 또는 챔버 내에서 RTA(Rapid thermal annealing)공정을 진행하거나 또는 레이저를 이용하여 활성화 공정을 진행한다. 상기 활성화 공정은 도핑에 의해 반도체층(120, 122, 125)을 형성하는 폴리실리콘 내부의 결정형태가 일부 변형되었으므로 반도체층(120, 122, 125)의 재결정화 및 도핑된 불순물을 전기적으로 활성화시키기 위해서이다. 이후, 기판(100) 전면에 질화실리콘(SiNx)등의 물기절연물질을 전면 증착하여 보호층(160)을 형성한다. 이후 상기 보호층(160)이 형성된 기판(100)에 소자의 특성 향상을 위한 수소화 열처리 공정을 진행한다. 상기 수소화 열처리 공정은 섭씨 380도 내지 430도의 분위기에서 60분 내지 180분 진행한다. 이후, 제 5 마스크 공정을 진행하여 상기 보호층(160)을 패터닝하여 표시부 박막 트랜지스터부(Ⅳ)의 드레인 전극(110b)을 노출시키는 드레인 콘택홀(165)을 형성한다.6F and 7F, after the doping process is completed, heat is applied to the substrate 100 on which the n-type and p-type ohmic contact layers 120c, 122c, and 125d are formed in a furnace. Or RTA (Rapid Thermal Annealing) process in the chamber or laser activation process. In the activation process, since the crystal form inside the polysilicon forming the semiconductor layers 120, 122, and 125 is partially modified by doping, recrystallization of the semiconductor layers 120, 122, and 125 and electrically activating doped impurities. For that. Subsequently, a protective layer 160 is formed by depositing an entire surface of the substrate 100 such as silicon nitride (SiNx). Thereafter, a hydrogenation heat treatment process is performed on the substrate 100 on which the protective layer 160 is formed to improve characteristics of the device. The hydrogenation heat treatment process is 60 minutes to 180 minutes in an atmosphere of 380 degrees Celsius to 430 degrees Celsius. Subsequently, the passivation layer 160 is patterned by a fifth mask process to form a drain contact hole 165 exposing the drain electrode 110b of the display TFT.
다음으로 도 6g와 도 7g에 도시한 바와 같이, 상기 드레인 콘택홀(165)이 형성된 기판(100) 전면에 투명한 도전성 물질인 인듐-틴-옥사이드(Indium-Tin-Oxide; ITO) 또는 이듐-징크-옥사이드(Indium-Zinc-Oxide; IZO)를 증착하고, 제 6 마스크 공정을 진행하여 표시부 박막 트랜지스터부(Ⅳ)의 드레인 콘택홀(165)을 통하여 드레인 전극(110b)과 접촉하는 화소전극(170)을 형성한다.6G and 7G, Indium-Tin-Oxide (ITO) or Indium-Zink, which is a transparent conductive material on the entire surface of the substrate 100 on which the drain contact hole 165 is formed, is shown. -Oxide (Indium-Zinc-Oxide; IZO) is deposited and the pixel electrode 170 is in contact with the drain electrode 110b through the drain contact hole 165 of the thin film transistor unit IV of the display unit by performing a sixth mask process. ).
이와 같이, 본 발명에 따른 구동회로 일체형 액정표시장치의 박막 트랜지스터 제작 방법에 의해 탑 게이트형 스태거드 구조로 박막 트랜지스터를 형성하여 콘택홀 형성없이 반도체층과 소스 및 드레인 전극을 연결함으로써 콘택홀 형성시 오버에칭에 의한 오믹콘택층 유실 불량을 방지할 수 있으며, 동시에 콘택홀 형성을 위한 마스크 공정을 생략할 수 있다.As described above, the thin film transistor is formed in the top gate type staggered structure by the method of fabricating the thin film transistor of the driving circuit integrated liquid crystal display according to the present invention, thereby forming the contact hole by connecting the semiconductor layer, the source and the drain electrode without forming the contact hole. The omic contact layer loss defect due to the over-etching can be prevented, and at the same time, the mask process for forming the contact hole can be omitted.
또한, 게이트 전극 형성 시 오버에칭을 실시하여 상기 게이트 전극의 패터닝을 위해 형성한 PR패턴보다 게이트 전극을 작게 형성하고, 상기 PR패턴을 블록킹 마스크로 이용하여 도핑을 진행함으로써 도핑 시 사용되는 마스크 공정을 생략할 수 있다.In addition, when the gate electrode is formed, overetching is performed to form a gate electrode smaller than the PR pattern formed for patterning the gate electrode, and the doping process is performed by using the PR pattern as a blocking mask. Can be omitted.
따라서, 종래의 8개 마스크를 사용하여 제작하던 구동회로 일체형 액정표시장치의 박막 트랜지스터 제작을 6개 마스크만을 사용하여 제작함으로써 제작 공정 단순화 및 공정시간을 단축함으로써 생산수율을 향상하고 제조원가를 절감하는 효과를 제공한다.Therefore, by manufacturing the thin film transistor of the driving circuit-integrated liquid crystal display device using only eight masks using only six masks, the production process is simplified and the processing time is shortened, thereby improving production yield and reducing manufacturing costs. To provide.
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