KR20050003249A - Method of fabricating array substrate for Liquid Crystal Display Device with driving circuit - Google Patents
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Abstract
Description
본 발명은 액정표시장치에 관한 것으로, 특히 구동회로부 일체형 액정표시장치용 어레이 기판의 제조방법에 관한 것이다.The present invention relates to a liquid crystal display device, and more particularly, to a manufacturing method of an array substrate for a liquid crystal display device with a driving circuit unit.
최근에 액정표시장치는 소비전력이 낮고, 휴대성이 양호한 기술 집약적이며 부가가치가 높은 차세대 첨단 디스플레이(display)소자로 각광받고 있다.Recently, liquid crystal displays have been spotlighted as next generation advanced display devices having low power consumption, good portability, technology-intensive, and high added value.
상기 액정표시장치는 박막 트랜지스터(Thin Film Transistor ; TFT)를 포함하는 어레이 기판과 컬러 필터(color filter) 기판 사이에 액정을 주입하여, 이 액정의 이방성에 따른 빛의 굴절률 차이를 이용해 영상효과를 얻는 비발광 소자에 의한 화상표시장치를 뜻한다.The liquid crystal display device injects a liquid crystal between an array substrate including a thin film transistor (TFT) and a color filter substrate to obtain an image effect by using a difference in refractive index of light according to the anisotropy of the liquid crystal. Means an image display device by a non-light emitting element.
현재에는 상기 박막 트랜지스터와 화소 전극이 행렬방식으로 배열된 능동행렬 액정표시장치(AM-LCD ; Active Matrix Liquid Crystal Display)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있으며, 이때, 상기 박막 트랜지스터 소자로는 수소화된 비정질 실리콘(a-Si:H)이 주로 이용되는데, 이는 저온 공정이 가능하여 저가의 절연기판을 사용할 수 있기 때문이다.Currently, an active matrix liquid crystal display (AM-LCD) in which the thin film transistor and the pixel electrode are arranged in a matrix manner has been attracting the most attention because of its excellent resolution and video performance. Hydrogenated amorphous silicon (a-Si: H) is mainly used because the low-temperature process is possible, so that an inexpensive insulating substrate can be used.
그러나, 수소화된 비정질 실리콘(a-Si:H)은 원자 배열이 무질서하기 때문에 약한 결합(weak Si-Si bond) 및 댕글링 본드(dangling bond)가 존재하여 빛 조사나 전기장 인가시 준 안정상태로 변화되어 박막 트랜지스터 소자로 활용시 안정성이 문제가 되며, 전기적 특성(낮은 전계효과 이동도 : 0.1∼1.0㎠/V·s)이 좋지않아 구동회로로 사용하기 어렵다.However, since hydrogenated amorphous silicon (a-Si: H) has disordered atomic arrangements, weak Si-Si bonds and dangling bonds exist, and thus, they are in a semi-stable state when irradiated with light or applied with an electric field. It is difficult to be used as a driving circuit because the stability is a problem when it is used as a thin film transistor element and its electrical characteristics (low field effect mobility: 0.1 to 1.0 cm 2 / V · s) are not good.
따라서, 일반적으로는 별도로 제작된 구동소자를 액정패널에 연결하여 사용하고 있으며, 대표적인 예로 구동소자를 TCP(Tape Carrier Package)로 제작하여 액정패널에 부착하여 사용한다. 따라서 상기 TCP는 다수의 회로부가 PCB(Printed Circuit Board) 기판과 액정패널 사이에 부착되어, 상기 PCB 기판으로부터 입력되는 신호를 받아 상기 액정패널에 전달하게 된다. 그런데 이러한 구성은 구동 IC의 실장비용이 원가의 많은 부분을 차지하고 있으며, 액정패널의 해상도가 높아지면서 박막 트랜지스터 기판의 게이트 배선 및 데이터 배선을 상기 TCP와 연결하는 기판외부의 패드 피치(Pitch)가 짧아져 TCP 본딩 자체가 어려워지고 있다.Therefore, in general, a driving device manufactured separately is connected to the liquid crystal panel, and as a representative example, the driving device is manufactured in TCP (Tape Carrier Package) and attached to the liquid crystal panel. Accordingly, in the TCP, a plurality of circuit parts are attached between a PCB (Printed Circuit Board) substrate and a liquid crystal panel to receive a signal input from the PCB substrate and transfer the signal to the liquid crystal panel. However, such a configuration occupies a large part of the cost of the actual equipment of the driver IC. As the resolution of the liquid crystal panel increases, the pad pitch outside the substrate connecting the gate wiring and the data wiring of the thin film transistor substrate with the TCP is short. TCP bonding itself is becoming difficult.
반면, 폴리 실리콘(poly-Si)은 비정질 실리콘(a-Si)에 비하여 전계효과 이동도 등의 전기적 특성이 우수하기 기판 위에 구동회로를 형성하여도 문제되지 않는다. 따라서 상기 폴리 실리콘을 이용하여 기판에 직접 구동회로를 형성함으로써 구동 IC 비용을 줄일 수 있고 실장도 간단해진다.On the other hand, poly-Si is superior to amorphous silicon (a-Si), so it is not a problem even if a driving circuit is formed on a substrate because electrical properties such as field effect mobility are excellent. Accordingly, by forming the driving circuit directly on the substrate using the polysilicon, the driving IC cost can be reduced and the mounting is simplified.
도 1은 일반적인 구동회로부 일체형 액정표시장치용 어레이 기판의 개략도이다.1 is a schematic view of an array substrate for a liquid crystal display device integrated with a general driving circuit unit.
도시한 바와 같이, 절연 기판(1) 상에 구동회로부(5)와 화소부(3)가 같이 형성되어 있다. 상기 화소부(3)는 기판(1)의 중앙부에 위치하고, 이 화소부(3)의 일측과 이에 평행하지 않은 타측에 각각 게이트 및 데이터 구동회로부(5a, 5b)가 위치하고 있다. 상기 화소부(3)에는 상기 게이트 구동회로부(5a)와 연결된 다수 개의 게이트 배선(7)과 상기 데이터 구동회로부(5b)와 연결된 다수 개의 데이터 배선(9)이 교차하여 구성되며, 두 배선이 교차하여 정의되는 화소영역(P)에는 화소전극(10)이 형성되어 있고, 상기 두 배선의 교차지점에는 화소전극(10)과 연결된 박막 트랜지스터(T)가 위치한다.As shown, the driving circuit portion 5 and the pixel portion 3 are formed on the insulating substrate 1 together. The pixel portion 3 is positioned at the center of the substrate 1, and the gate and data driving circuit portions 5a and 5b are positioned at one side of the pixel portion 3 and the other side not parallel thereto. In the pixel portion 3, a plurality of gate lines 7 connected to the gate driving circuit part 5a and a plurality of data lines 9 connected to the data driving circuit part 5b cross each other, and the two wires cross each other. The pixel electrode 10 is formed in the pixel region P defined by the pixel region, and the thin film transistor T connected to the pixel electrode 10 is positioned at the intersection of the two wires.
또한, 상기 게이트 및 데이터 구동회로부는 외부신호 입력단(12)과 연결되어 있다.In addition, the gate and data driving circuit unit are connected to an external signal input terminal 12.
상기 게이트 및 데이터 구동회로부(5a, 5b)는 상기 외부신호 입력단(12)을 통하여 입력된 외부신호를 내부에서 조절하여 각각 게이트 및 데이터 배선(7, 9)을 통해 화소부(3)로 디스플레이 컨트롤 신호 및 데이터 신호를 공급하기 위한 장치이다.The gate and data driver circuits 5a and 5b internally adjust an external signal input through the external signal input terminal 12 to control the display to the pixel unit 3 through the gate and data lines 7 and 9, respectively. Apparatus for supplying signals and data signals.
따라서, 상기 게이트 및 데이터 구동회로부(5a, 5b)는 입력되는 신호를 적절하게 출력시키기 위하여 인버터(inverter)인 CMOS(complementary metal-oxide semiconductor)구조 박막 트랜지스터(미도시)가 상기 구동회로부 내부에 형성되어 있다.Accordingly, the gate and data driver circuits 5a and 5b are formed with a complementary metal-oxide semiconductor (CMOS) structure thin film transistor (not shown), which is an inverter, to properly output an input signal. It is.
도 2a 및 2b는 종래의 구동회로 일체형 어레이 기판상의 화소부 박막 트랜지스터와 구동회로부 CMOS구조 박막 트랜지스터의 단면을 각각 도시한 단면도이다.2A and 2B are cross-sectional views showing cross-sectional views of a pixel portion thin film transistor and a driving circuit portion CMOS structure thin film transistor on a conventional drive circuit integrated array substrate, respectively.
도 2a에 도시한 바와 같이, 절연기판(20) 상에 산화실리콘(SiO2)과 같은 무기절연물질로 이루어진 버퍼층(25)이 기판(20) 전면에 형성되어 있고, 상기 버퍼층(25) 상부에는 반도체층(30)이 형성되어 있으며, 상기 반도체층(30) 위로는 게이트 절연막(45)이 전면에 형성되어 있다. 또한, 상기 게이트 절연막(45) 위에 게이트 전극(50)이 형성되어 있고, 이 게이트 전극(50) 상부에는 층간절연막(70)이 형성되어 있다. 상기 게이트 절연막(45)과 층간절연막(70)에는 반도체층(30)과 접촉하기 위한 반도체층 콘택홀(73a, 73b)이 형성되어 있으며, 상기 층간절연막(70) 위로 상기 반도체층 콘택홀(73a, 73b)과 각각 연결되며, 상기 게이트 전극(50)과 일정간격 이격되어 소스 및 드레인 전극(80a, 80b)이 형성되어 있다. 상기 드레인 전극(80b) 상부에는 드레인 전극 콘택홀(95)을 포함하는 보호층(90)이 형성되어 있고, 이 보호층(90) 상부에는 상기 드레인 전극 콘택홀(95)을 통해 드레인 전극(80)과 연결되어 화소 전극(97)이 형성되어 있다.As shown in FIG. 2A, a buffer layer 25 made of an inorganic insulating material such as silicon oxide (SiO 2 ) is formed on an entire surface of the substrate 20 on the insulating substrate 20, and is disposed on the buffer layer 25. The semiconductor layer 30 is formed, and the gate insulating layer 45 is formed on the entire surface of the semiconductor layer 30. In addition, a gate electrode 50 is formed on the gate insulating film 45, and an interlayer insulating film 70 is formed on the gate electrode 50. Semiconductor layer contact holes 73a and 73b for contacting the semiconductor layer 30 are formed in the gate insulating layer 45 and the interlayer insulating layer 70, and the semiconductor layer contact hole 73a is disposed on the interlayer insulating layer 70. , 73b), and the source and drain electrodes 80a and 80b are formed to be spaced apart from the gate electrode 50 by a predetermined distance. A protective layer 90 including a drain electrode contact hole 95 is formed on the drain electrode 80b, and the drain electrode 80 is formed on the protective layer 90 through the drain electrode contact hole 95. ) Is connected to the pixel electrode 97.
상기 반도체층(30)에 있어서, 게이트 전극(50)과 대응되는 게이트 절연막(45)하부 영역은 액티브층(30a)을 이루고, 상기 소스 및 드레인 전극(80a, 80b)과 접촉되는 부분은 n+도핑되어 n형 오믹콘택층(30b)을 이루고 있다. 도시하지 않았지만 상기 액티브층(30a)과 n형 오믹콘택층(30b) 사이에 n-도핑된 LDD(Lightly Doped Drain)층이 형성되기도 한다.In the semiconductor layer 30, a portion of the lower region of the gate insulating layer 45 corresponding to the gate electrode 50 forms an active layer 30a, and a portion of the semiconductor layer 30 contacting the source and drain electrodes 80a and 80b is n +. Doped to form an n-type ohmic contact layer (30b). Although not shown, an n − doped Lightly Doped Drain (LDD) layer may be formed between the active layer 30a and the n-type ohmic contact layer 30b.
다음으로 구동회로부의 CMOS구조 박막 트랜지스터의 단면도인 도 3b를 참조하여 설명한다.Next, referring to FIG. 3B, which is a cross-sectional view of the CMOS structure thin film transistor of the driving circuit portion.
상기 구동회로부의 CMOS구조 박막 트랜지스터는 n+로 도핑된 반도체층(35)을 포함하는 박막 트랜지스터부(Ⅱ)와 p+로 도핑된 반도체층(40)을 포함하는 박막 트랜지스터부(Ⅲ)로 구성되며, 설명의 편의상 동일한 소자에 대해서는 Ⅱ, Ⅲ 순서대로 부호를 함께 기재한다.The CMOS structure thin film transistor of the driving circuit unit includes a thin film transistor unit II including a n + doped semiconductor layer 35 and a thin film transistor unit III including a p + doped semiconductor layer 40. For convenience of description, the same elements are denoted with the reference numerals in the order of II and III.
도시한 바와 같이, 버퍼층(25)이 형성된 투명한 기판(20) 상에는 n형 반도체층(35)과 p형 반도체층(40)이 서로 일정간격 이격되어 형성되어 있고, n형 및 p형 반도체층(35, 40) 상부에는 게이트 절연막(45)이 전면에 형성되어 있으며, 게이트 절연막(45) 위로 게이트 전극(55, 60)이 형성되어 있다. 상기 게이트 전극(55, 60) 상부에는 전면에 걸쳐 반도체층 콘택홀(75a, 75b, 77a, 77b)을 포함하는 층간절연막(70)이 형성되어 있고, 상기 층간절연막(70) 상부에는 반도체층 콘택홀(75a, 75b, 77a, 77b)을 통해 각각 n형 및 p형 반도체층(35, 40)과 접촉되는 소스 및 드레인 전극((83a, 87a),(83b, 87b))이 형성되어 있고, 이 소스 및 드레인전극((83a, 87a),(83b, 87b)) 상부에는 전면에 걸쳐 보호층(90)이 형성되어 있다.As illustrated, the n-type semiconductor layer 35 and the p-type semiconductor layer 40 are formed on the transparent substrate 20 having the buffer layer 25 spaced apart from each other by a predetermined distance, and the n-type and p-type semiconductor layers ( The gate insulating layer 45 is formed on the entire surface of the upper portion 35 and 40, and the gate electrodes 55 and 60 are formed on the gate insulating layer 45. An interlayer insulating layer 70 including semiconductor layer contact holes 75a, 75b, 77a, and 77b is formed over the gate electrode 55 and 60, and the semiconductor layer contact is formed on the interlayer insulating layer 70. Source and drain electrodes (83a, 87a, 83b, 87b) are formed in contact with the n-type and p-type semiconductor layers 35, 40 through holes 75a, 75b, 77a, 77b, respectively. A protective layer 90 is formed over the entire surface of the source and drain electrodes 83a, 87a, 83b, 87b.
상기 n형 반도체층(35) 중 상기 게이트 전극(55)과 대응하며 상기 게이트 절연막(45) 하부에 형성된 영역은 액티브층(35a)을 이루고, 상기 소스 및 드레인 전극(83a, 83b)과 접촉하는 영역을 포함하는 반도체층은 n+도핑된 n형 오믹콘택층(35d)을 이루고 있다. 또한, 상기 p형 반도체층(40)은 상기 게이트 전극(60)과 대응하는 게이트 절연막(45) 하부의 반도체층 영역이 액티브층(40a)을 이루고, 상기 액티브층(40a)의 외곽영역이 p형 오믹콘택층(40b)을 이루고 있다.A region of the n-type semiconductor layer 35 corresponding to the gate electrode 55 and formed under the gate insulating layer 45 forms an active layer 35a and contacts the source and drain electrodes 83a and 83b. The semiconductor layer including the region forms an n + doped n-type ohmic contact layer 35d. In the p-type semiconductor layer 40, the semiconductor layer region under the gate insulating layer 45 corresponding to the gate electrode 60 forms the active layer 40a, and the outer region of the active layer 40a is p. Type ohmic contact layer 40b.
다음, 전술한 폴리 실리콘을 이용한 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법에 대해 도면을 참조하여 설명한다.Next, a method of manufacturing an array substrate for a driving circuit-integrated liquid crystal display device using polysilicon described above will be described with reference to the drawings.
도 3a 내지 3f와 도 4a 내지 4f는 기판 상의 화소부의 박막 트랜지스터부(Ⅰ) 및 구동회로부 n형 및 p형 박막 트랜지스터부(Ⅱ, Ⅲ)를 절단한 단면도로써 제조 공정 단계별로 각각 도시한 것이다.3A to 3F and 4A to 4F are cross-sectional views of the thin film transistor unit I and the driving circuit units n-type and p-type thin film transistor units II and III of the pixel portion on the substrate, respectively, and are shown in the manufacturing process steps.
도 3a 및 4a에 도시한 바와 같이, 투명한 기판(2)에 산화 실리콘(SiO2)등의 무기절연물질을 전면에 증착하여 버퍼층(25)을 형성한다. 상기 버퍼층(25)이 형성된 기판(20) 상에 비정질 실리콘(a-Si)을 전면 증착하고, 탈수소 공정을 진행한 후, 레이저 결정화 공정을 진행하여 상기 비정질 실리콘층을 폴리 실리콘층으로 결정화시킨다. 이후, 제 1 마스크 공정을 실시하여 상기 폴리 실리콘층을 패터닝하여 반도체층(30, 35, 40)을 형성한다.As shown in FIGS. 3A and 4A, an inorganic insulating material such as silicon oxide (SiO 2 ) is deposited on the transparent substrate 2 to form a buffer layer 25. After depositing amorphous silicon (a-Si) on the substrate 20 on which the buffer layer 25 is formed, performing a dehydrogenation process, and performing a laser crystallization process, the amorphous silicon layer is crystallized into a polysilicon layer. Thereafter, a first mask process is performed to pattern the polysilicon layer to form semiconductor layers 30, 35, and 40.
다음으로 도 3b 및 도 4b에 도시한 바와 같이, 상기 반도체층(30, 35, 40)이형성된 기판(20) 전면에 산화실리콘(SiO2)을 증착하여 게이트 절연막(45)을 형성한다. 이후, 금속물질 예를들면 몰리브덴(Mo)을 상기 게이트 절연막(45) 위에 증착한 후 제 2 마스크 공정을 진행하여 게이트 전극(50, 55, 60)을 형성한다.3B and 4B, a silicon oxide (SiO 2 ) is deposited on the entire surface of the substrate 20 on which the semiconductor layers 30, 35, and 40 are formed to form a gate insulating layer 45. Subsequently, a metal material, for example, molybdenum (Mo) is deposited on the gate insulating layer 45, and then a second mask process is performed to form gate electrodes 50, 55, and 60.
다음, 도 3c 및 4c에 도시한 바와 같이, 상기 게이트 전극(50, 55, 60)이 형성된 기판(20) 전면에 포토 레지스트를 도포하고, 제 3 마스크 공정을 진행하여 포토 레지스트 패턴(62)을 형성한다. I,Ⅱ 영역에 있어서는 포토레지스트 패턴을 형성하지 않고, Ⅲ 영역인 구동회로부 p형 박막 트랜지스터 형성부에 있어서는 게이트 전극(60)을 포함하여 반도체층(40)과 대응되는 게이트 절연막(45)을 완전히 가리도록 포토 레지스트 패턴(63)을 형성한다. 이후, 상기 포토 레지스트 패턴(63)이 형성된 기판(20) 전면에 고농도의 도즈량을 갖는 이온주입에 의한 n+도핑을 실시한다. 이때 상기 포토 레지스트 패턴(63)에 의해 블록킹되지 않은 부분의 반도체층은 n+도핑이 이루어져 n형 오믹콘택층(30c, 35c)을 형성한다. 이때, I, Ⅱ영역의 반도체층(30, 35) 중 게이트 전극(50, 55)에 의해 n+도핑이 차단된 부분은 액티브층(30a, 35a)을 형성한다. 이후, 상기 포토 레지스트 패턴(63)을 제거한다.Next, as shown in FIGS. 3C and 4C, a photoresist is coated on the entire surface of the substrate 20 on which the gate electrodes 50, 55, and 60 are formed, and a third mask process is performed to form the photoresist pattern 62. Form. In the I and II regions, the photoresist pattern is not formed, and in the driving circuit portion p-type thin film transistor forming portion, which is the III region, the gate insulating layer 45 corresponding to the semiconductor layer 40 is completely included, including the gate electrode 60. The photoresist pattern 63 is formed to be covered. Thereafter, n + doping is performed by ion implantation having a high concentration of dose on the entire surface of the substrate 20 on which the photoresist pattern 63 is formed. At this time, the semiconductor layer of the portion not blocked by the photoresist pattern 63 is n + doped to form n-type ohmic contact layers 30c and 35c. At this time, portions of the semiconductor layers 30 and 35 in the I and II regions, in which n + doping is blocked by the gate electrodes 50 and 55, form the active layers 30a and 35a. Thereafter, the photoresist pattern 63 is removed.
다음 도 3d 및 4d에 도시한 바와 같이, 상기 n형 오믹콘택층(30c, 35c)이 형성된 기판(20) 전면에 포토 레지스트를 도포하고, 제 4 마스크 공정을 진행하여 I, Ⅱ영역에서는 게이트 전극(50, 55)을 포함하여 반도체층(30, 35)과 대응되는 부분의 게이트 절연막(45) 가리도록 포토 레지스트 패턴(65)을 형성하고, Ⅲ 영역의 p형 반도체층(40)에 대응되는 부분의 게이트 절연막 위에는 포토 레지스트 패턴을형성하지 않고 노출시킨다. 이후, 고농도의 도즈량을 갖는 이온주입에 의한 p+도핑을 진행한다. 다음, Ⅲ 영역에 있어 게이트 전극(60)에 의해 p+ 이온도핑이 차단된 반도체층(40)은 액티브층(40a)을 이루고, 상기 액티브층(40a) 이외의 p+도핑된 부분은 p형 오믹콘택층(40b)을 이룬다. 이후 상기 포토 레지스트 패턴(65)을 제거한다.Next, as shown in FIGS. 3D and 4D, a photoresist is applied to the entire surface of the substrate 20 on which the n-type ohmic contact layers 30c and 35c are formed, and a fourth mask process is performed to form gate electrodes in regions I and II. The photoresist pattern 65 is formed to cover the gate insulating layer 45 of the portion corresponding to the semiconductor layers 30 and 35 including the 50 and 55, and the p-type semiconductor layer 40 in the III region is formed. The photoresist pattern is exposed on the gate insulating film without forming a photoresist pattern. Thereafter, p + doping is performed by ion implantation having a high concentration of dose. Next, in the region III, the semiconductor layer 40 in which p + ion doping is blocked by the gate electrode 60 forms an active layer 40a, and p + doped portions other than the active layer 40a are p-type ohmic contacts. Layer 40b is formed. Thereafter, the photoresist pattern 65 is removed.
다음으로 도 3e 및 4e를 참조하면, 상기 p형 오믹콘택층(40b)이 형성된 기판(20) 전면에 질화실리콘(SiNx) 또는 산화실리콘(SiO2) 중에 하나로 선택되는 무기절연물질을 증착하고, 제 5 마스크 공정을 진행하여 층간절연막(70)을 형성한다. 이때, 게이트 절연막(45)도 일괄 에칭하여 오믹콘택층(30c, 35c, 40c) 일부를 외부로 노출시키는 반도체층 콘택홀(73a, 73b, 75a, 75b, 77a, 77b)을 형성한다. 이후, 상기 층간절연막(70)이 형성된 기판 상에 몰리브덴(Mo)과 알루미늄 네오디뮴(AlNd)을 차례대로 연속 증착하고, 제 6 마스크 공정에 의해 일괄 에칭하여, 상기 반도체층 콘택홀(73a, 73b, 75a, 75b, 77a, 77b)을 통해 오믹콘택층(30b, 35b, 40b)과 연결되는 소스 및 드레인 전극((80a, 83a, 87a), (80b, 83b, 87b))을 형성한다.3E and 4E, an inorganic insulating material selected from one of silicon nitride (SiNx) or silicon oxide (SiO 2 ) is deposited on the entire surface of the substrate 20 on which the p-type ohmic contact layer 40b is formed. The fifth mask process is performed to form the interlayer insulating film 70. At this time, the gate insulating layer 45 is also etched to form semiconductor layer contact holes 73a, 73b, 75a, 75b, 77a, 77b exposing a part of the ohmic contact layers 30c, 35c, 40c to the outside. Subsequently, molybdenum (Mo) and aluminum neodymium (AlNd) are sequentially deposited on the substrate on which the interlayer insulating film 70 is formed, and are collectively etched by a sixth mask process to form the semiconductor layer contact holes 73a, 73b, Source and drain electrodes 80a, 83a, 87a, and 80b, 83b and 87b connected to the ohmic contact layers 30b, 35b and 40b are formed through 75a, 75b, 77a and 77b.
다음으로 도 3f 및 도 4f에 도시한 바와 같이, 상기 소스 및 드레인 전극((80a, 83a, 87a), (80b, 83b, 87b))이 형성된 기판(20) 전면에 질화실리콘(SiNx)을 증착하고, 수소화 열처리 공정을 거친 후, 제 7 마스크 공정을 진행하여 드레인 콘택홀(95)을 가지는 보호층(90)을 형성한다.Next, as illustrated in FIGS. 3F and 4F, silicon nitride (SiNx) is deposited on the entire surface of the substrate 20 on which the source and drain electrodes 80a, 83a, 87a, and 80b, 83b, and 87b are formed. After passing through a hydrogenation heat treatment process, a seventh mask process is performed to form a protective layer 90 having a drain contact hole 95.
이후는 I 영역의 화소부 박막 트랜지스터부에 해당하는 공정으로 상기 보호층(90)이 형성된 기판 상에 ITO(indium Tin Oxide)를 전면 증착한 후, 제 8마스크 공정을 진행하여 상기 드레인 콘택홀(95)을 통해 드레인 전극(90b)과 연결되는 화소전극(97)을 형성한다.Subsequently, indium tin oxide (ITO) is entirely deposited on the substrate on which the protective layer 90 is formed in a process corresponding to the pixel portion thin film transistor portion of the I region, and then an eighth mask process is performed to perform the drain contact hole ( A pixel electrode 97 connected to the drain electrode 90b is formed through 95.
전술한 종래의 구동회로 일체형 액정표시장치의 어레이 기판의 제조 공정에서는 총 8개의 마스크가 사용되었다. 상기 마스크 공정은 포토 레지스트 도포, 노광(exposure), 현상(develop)을 포함하는 공정이므로, 마스크 공정이 추가될수록 제조비용 및 공정 시간이 증가하고, 이로 인하여 생산수율이 떨어지게 되므로 제조 원가가 높아지게 되는 문제가 발생한다.In the manufacturing process of the array substrate of the conventional driving circuit-integrated liquid crystal display device, a total of eight masks are used. Since the mask process includes a photoresist coating, exposure, and development, a manufacturing cost and a process time increase as the mask process is added, and as a result, the production yield decreases, thereby increasing manufacturing cost. Occurs.
본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로, 화소전극을 이루는 투명도전성 물질을 기판 전면에 먼저 형성하고, 게이트 전극을 포함한 게이트 배선을 도핑된 폴리 실리콘으로 형성함으로써 도핑시 도핑을 차단하기 위해 형성하는 포토 레지스트 패턴을 이용하여 기판 최하층에 형성된 투면 도전성 물질층을 패터닝하여 화소 전극을 형성한다. 따라서 폴리 실리콘을 이용한 구동회로 일체형 액정표시장치용 어레이 기판을 5개의 마스크 공정을 진행하여 완성한다. 따라서 본 발명은 공정 마스크 수를 절감함으로써 공정수 및 공정시간을 단축하여 생산수율을 향상시키고 및 제조 비용을 줄이는 것을 그 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and is formed to block doping during doping by first forming a transparent conductive material constituting the pixel electrode on the front surface of the substrate and forming a gate wiring including the gate electrode from doped polysilicon. The pixel electrode is formed by patterning the transparent conductive material layer formed on the lowermost layer of the substrate using a photoresist pattern. Therefore, the array substrate for the liquid crystal display device integrated with the driving circuit using polysilicon is completed by performing five mask processes. Therefore, an object of the present invention is to reduce the number of process masks to shorten the number of processes and time, thereby improving production yield and reducing manufacturing costs.
도 1은 일반적인 구동회로부 일체형 액정표시장치용 어레이 기판의 개략도.1 is a schematic diagram of an array substrate for a liquid crystal display device integrated with a general driving circuit.
도 2a와 2b는 종래의 구동회로부 일체형 액정표시장치용 어레이 기판의 화소부 박막 트랜지스터 및 구동회로부 CMOS구조 박막 트랜지스터의 단면도.2A and 2B are cross-sectional views of a pixel portion thin film transistor and a driving circuit portion CMOS structure thin film transistor of a conventional array substrate for a drive circuit integrated liquid crystal display device.
도 3a 내지 3f와 도 4a 내지 4f는 종래의 구동회로부 일체형 액정표시장치용 어레이 기판의 화소부의 박막 트랜지스터와 구동회로부의 CMOS 구조 박막 트랜지스터의 제조 단계별로 각각 도시한 단면도3A to 3F and FIGS. 4A to 4F are cross-sectional views illustrating manufacturing steps of a thin film transistor of a pixel portion and a CMOS structure thin film transistor of a driving circuit portion of a conventional array substrate for a driving circuit unit integrated liquid crystal display device.
도 5a와 5b는 본 발명의 실시예에 따른 구동회로부 일체형 액정표시장치용 어레이 기판의 화소부 박막 트랜지스터 및 구동회로부 CMOS구조 박막 트랜지스터의 단면도.5A and 5B are cross-sectional views of a pixel portion thin film transistor and a driving circuit portion CMOS structure thin film transistor of an array substrate for a drive circuit-integrated liquid crystal display device according to an embodiment of the present invention.
도 6a 내지 6k와 도 7a 내지 7k는 본 발명의 실시예 따른 구동회로부 일체형 액정표시장치용 어레이 기판에 있어서 화소부의 박막 트랜지스터와 구동회로부의 CMOS 구조 박막 트랜지스터의 제조 단계별로 각각 도시한 단면도.6A to 6K and FIGS. 7A to 7K are cross-sectional views illustrating stages of manufacturing a thin film transistor of a pixel portion and a CMOS structure thin film transistor of a driving circuit portion in an array substrate for a liquid crystal display device with a driving circuit unit according to an embodiment of the present invention.
도 8a 내지 도 8b는 본 발명의 실시예에 따른 구동회로 일체형 액정표시장치용 어레이 기판의 표시영역 일부를 도시한 제조 공정 단계별 평면도.8A through 8B are plan views illustrating steps of a display area of an array substrate for a liquid crystal display device having a driving circuit in accordance with an embodiment of the present invention.
< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>
100 : 절연기판 103 : 투명 도전성 물질층100: insulating substrate 103: transparent conductive material layer
104 : 화소전극 106 : 버퍼층104: pixel electrode 106: buffer layer
110 : 반도체층 110a : n형 오믹콘택층110 semiconductor layer 110a n-type ohmic contact layer
110b : 액티브층 110 : 반도체층110b: active layer 110: semiconductor layer
112 : 게이트 절연막 116 : 게이트 전극112: gate insulating film 116: gate electrode
125 : 보호층 130a, 130b : 반도체층 콘택홀125: protective layer 130a, 130b: semiconductor layer contact hole
135a : 소스 전극 135b :드레인 전극135a: source electrode 135b: drain electrode
Tr : 화소부 박막 트랜지스터 형성부 Ⅳ : 화소부Tr: pixel portion thin film transistor forming portion IV: pixel portion
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법은 투명한 기판 상에 화소부와 구동회로부를 정의하고, 상기 화소부 내에 다수의 박막 트랜지스터 형성부 및 구동회로부 내에 CMOS인 다수의 n형 및 p형 박막 트랜지스터 형성부를 정의하는 단계와; 상기 화소부와 구동회로부가 정의된 기판 전면에 투명 도전성 물질층, 버퍼층, 제 1 비정질 실리콘층, 게이트 절연막, 제 2 비정질 실리콘층을 순차적으로 형성하는 단계와; 상기 제 2 비정질 실리콘층 위로 포토레지스트를 도포하고 제 1 마스크 공정을 진행하여 화소부 및 구동회로부의 박막 트랜지스터 형성부분에 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴 이외의 노출된 영역을 순차적으로 식각하여 투명 도전성 물질층을 노출시키며, 화소부 및 구동회로부의 각 박막 트랜지스터 형성부분에 패터닝된 버퍼층과 제 1 비정질 실리콘층과 게이트 절연막과 제 2 비정질 실리콘층을 형성하는 단계와; 상기 패터닝된 제 2 비정질 실리콘 위의 포토레지스트 패턴에 건식각을 진행하여 상기 포토레지스트 패턴 측면 일부를 제거함으로써 상기 패터닝된 제 2 실리콘층 일부를 노출시키는 단계와; 상기 패터닝된 제 2 비정질 실리콘층의 노출된 부분을 식각하여 그 하부의 패터닝된 게이트 절연막을 노출시키며, 비정질 실리콘의 게이트 전극 및 게이트 배선을 형성하는 단계와; 상기 비정질 실리콘의 게이트 전극 및 게이트 배선이 형성된 기판에 결정화 공정을 진행하여 폴리 실리콘의 게이트 전극과 게이트 배선과 반도체층을 형성하는 단계와; 상기 폴리 실리콘의 게이트 전극과 게이트 배선과 반도체층이 형성된 기판에포토레지스트를 도포하고 제 2 마스크 공정을 진행하여 화소부 및 구동회로부의 n형 박막 트랜지스터 형성부분은 완전히 가리고, 구동회로부의 p형 박막 트랜지스터 형성부분에 있어서는 게이트 전극 및 게이트 절연막이 노출되도록 한 후, p+ 도핑을 실시하여 p+도핑된 게이트 전극 및 p형 오믹콘택층을 형성하는 단계와; 상기 p형 오믹콘택층이 형성된 기판 전면에 포토레지스트를 도포하고 제 3 마스크 공정을 진행하여 화소부에서는 게이트 전극 및 게이트 배선과 투명 도전성 물질층 일부와 구동회로부에 있어서 n형 박막 트랜지스터 형성부분은 노출시키고, p형 박막 트랜지스터 형성부분을 포함하여 그 외 영역은 상기 포토레지스트가 가리도록 한 후, n+도핑을 실시하여 n+ 도핑된 게이트 전극 및 게이트 배선과 n형 오믹콘택층을 형성하는 단계와; 상기 n형 오믹콘택층이 형성된 기판의 화소부에 있어, 박막 트랜지스터 형성부에서 일정간격 이격된 노출된 투명 도전 물질층 일부를 식각하여 화소전극을 형성하는 단계와; 상기 화소전극이 형성된 기판 전면에 보호층을 형성하는 단계와; 상기 보호층이 형성된 기판에 제 4 마스크 공정을 진행하여 n형 및 p형 오믹 콘택층과 화소전극을 노출시키는 반도체층 콘택홀 및 화소전극 콘택홀을 형성하는 단계와; 상기 반도체층 콘택홀 및 화소전극 콘택홀이 형성된 보호층 위로 금속물질을 증착하고 제 5 마스크 공정을 진행하여 화소부에 있어서는 반도체층 콘택홀을 통해 n형 오믹콘택층과 접촉하는 소스전극을 포함하는 데이터 배선을 형성하고, 구동회로부에 있어서는 반도체층 콘택홀을 통해 각각 n형 및 p형 오믹 콘택층과 접촉하는 소스 및 드레인 전극을 형성하는 단계를 포함한다.In order to achieve the above object, a method of manufacturing an array substrate for a liquid crystal display device with integrated driving circuit according to an exemplary embodiment of the present invention defines a pixel portion and a driving circuit portion on a transparent substrate, and a plurality of thin film transistor forming portions in the pixel portion. And defining a plurality of n-type and p-type thin film transistor forming portions that are CMOS in the driving circuit portion. Sequentially forming a transparent conductive material layer, a buffer layer, a first amorphous silicon layer, a gate insulating film, and a second amorphous silicon layer on the entire surface of the substrate where the pixel portion and the driving circuit portion are defined; Applying a photoresist over the second amorphous silicon layer and performing a first mask process to form a photoresist pattern on the thin film transistor forming portion of the pixel portion and the driving circuit portion; Exposed regions other than the photoresist pattern are sequentially etched to expose a transparent conductive material layer, and a buffer layer, a first amorphous silicon layer, a gate insulating layer, and a second amorphous patterned on each thin film transistor forming portion of the pixel portion and the driving circuit portion. Forming a silicon layer; Exposing a portion of the patterned second silicon layer by performing dry etching on the photoresist pattern on the patterned second amorphous silicon to remove a portion of the side surface of the photoresist pattern; Etching the exposed portion of the patterned second amorphous silicon layer to expose a patterned gate insulating layer thereunder, forming a gate electrode and a gate wiring of amorphous silicon; Performing a crystallization process on the substrate on which the gate electrode and the gate wiring of the amorphous silicon are formed to form a gate electrode, a gate wiring, and a semiconductor layer of polysilicon; The photoresist is applied to a substrate on which the gate electrode, the gate wiring, and the semiconductor layer of the polysilicon are formed, and the second mask process is performed to completely cover the n-type thin film transistor forming portion of the pixel portion and the driving circuit portion, and the p-type thin film of the driving circuit portion is completely covered. Forming a p + doped gate electrode and a p-type ohmic contact layer by exposing a gate electrode and a gate insulating film in the transistor forming portion and then performing p + doping; The photoresist is applied to the entire surface of the substrate on which the p-type ohmic contact layer is formed, and a third mask process is performed to expose the n-type thin film transistor forming portion of the gate electrode, the gate wiring, the transparent conductive material layer, and the driving circuit portion of the pixel portion. Making the photoresist cover the other region including the p-type thin film transistor forming portion and then n + doping to form an n + doped gate electrode and gate wiring and an n-type ohmic contact layer; Forming a pixel electrode in the pixel portion of the substrate on which the n-type ohmic contact layer is formed by etching a portion of the exposed transparent conductive material layer spaced a predetermined distance from the thin film transistor forming portion; Forming a protective layer on an entire surface of the substrate on which the pixel electrode is formed; Forming a semiconductor layer contact hole and a pixel electrode contact hole exposing an n-type and p-type ohmic contact layer and a pixel electrode by performing a fourth mask process on the substrate on which the protective layer is formed; Depositing a metal material on the passivation layer on which the semiconductor layer contact hole and the pixel electrode contact hole are formed, and performing a fifth mask process, wherein the pixel part includes a source electrode contacting the n-type ohmic contact layer through the semiconductor layer contact hole; Forming data lines, and forming source and drain electrodes in the driving circuit unit to contact the n-type and p-type ohmic contact layers, respectively, through the semiconductor layer contact holes.
이때, 상기 결정화 공정은 레이저를 이용하는 것이 바람직하다.At this time, the crystallization process is preferably using a laser.
또한, 상기 반도체층 중 게이트 전극 하부에 대응하는 액티브층은 비정질 실리콘으로 형성되는 것이 특징이다.The active layer corresponding to the lower portion of the gate electrode of the semiconductor layer is formed of amorphous silicon.
또한, 상기 제 1 비정질 실리콘층과 제 2 비정질 실리콘층 형성 후에는 탈소수 공정을 더욱 포함한다.In addition, after the formation of the first amorphous silicon layer and the second amorphous silicon layer further includes a dehydration process.
또한, 상기 투명 도전 물질층은 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO) 중에서 선택되며, 상기 버퍼층은 질화실리콘(SiNx)으로 형성된다.In addition, the transparent conductive material layer is selected from indium tin oxide (ITO) or indium zinc oxide (IZO), and the buffer layer is formed of silicon nitride (SiNx).
또한, 상기 게이트 절연막은 산화실리콘(SiO2)으로 형성되며, 상기 보호층은 산화실리콘(SiO2) 또는 질화실리콘(SiNx) 중에서 선택되는 것이 바람직하다.The gate insulating layer may be formed of silicon oxide (SiO 2), and the protective layer may be selected from silicon oxide (SiO 2) or silicon nitride (SiN x).
이하, 본 발명의 실시예에 따른 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법을 도면을 참조하여 설명한다.Hereinafter, a method of manufacturing an array substrate for a driving circuit-integrated liquid crystal display device according to an embodiment of the present invention will be described with reference to the drawings.
도 5a 및 5b는 본 발명에 따른 구동회로 일체형 액정표시장치용 어레이 기판의 화소부 박막 트랜지스터와 구동회로부 CMOS구조 박막 트랜지스터의 단면을 각각 도시한 단면도이다.5A and 5B are cross-sectional views illustrating cross-sectional views of a pixel portion thin film transistor and a driving circuit portion CMOS structure thin film transistor of an array substrate for a drive circuit-integrated liquid crystal display device according to the present invention, respectively.
도 5a에 도시한 바와 같이, 투명한 기판(100) 상에 투명도전성 물질인 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)로써 화소전극(104)과 투명 도전성 물질층(103)이 형성되어 있다. 상기 투명 도전성 물질층(103) 위로 무기절연물질 예를들면 산화실리콘(SiO2)으로 이루어진 버퍼층(106)이 형성되어 있고, 상기 버퍼층(106) 상부에 폴리 실리콘의 n형 오믹콘택층(110a)과 비정질 실리콘의 액티브층(110b)의 2부분으로 이루어진 반도체층(110)이 형성되어 있다. 상기 반도체층(110)은 그 중앙에 액티브층(110b)이 형성되며, 상기 액티브층(110b) 양측에 n형 오믹콘택층(110a)이 위치하고 있다. 다음, 상기 반도체층(110) 위로 게이트 절연막(112)과 상기 게이트 절연막(112) 중앙에 하부의 액티브층(110b)과 대응하며 n+ 도핑된 폴리 실리콘으로 이루어진 게이트 전극(116)이 형성되어 있다. 상기 게이트 전극(116) 상부 및 기판(100) 전면에 n형 오믹콘택층(110a)을 노출시키는 반도체층 콘택홀(130a, 130b) 및 화소전극(104)을 노출시키는 화소전극 콘택홀(133)을 포함하는 보호층(125)이 형성되어 있으며, 상기 보호층(125) 위로 상기 반도체층 콘택홀(130a, 130b)을 통해 n형 오믹콘택층(110a)과 각각 접촉하며 게이트 전극(116)을 사이에 두고 일정간격 이격한 소스 및 드레인 전극(135a, 135b)이 형성되어 있다. 이때, 상기 드레인 전극(135b)은 상기 n형 오믹콘택층(110a)과 반도체층 콘택홀(130b)을 통해 접촉하며 연장되어 동시에 화소전극 콘택홀(133)을 통해 화소전극(104)과 접촉하며 형성되어 있다.As shown in FIG. 5A, the pixel electrode 104 and the transparent conductive material layer 103 are formed on the transparent substrate 100 using indium tin oxide (ITO) or indium zinc oxide (IZO). Is formed. A buffer layer 106 made of an inorganic insulating material such as silicon oxide (SiO 2 ) is formed on the transparent conductive material layer 103, and an n-type ohmic contact layer 110a of polysilicon is formed on the buffer layer 106. And a semiconductor layer 110 formed of two parts of the active layer 110b of amorphous silicon. An active layer 110b is formed at the center of the semiconductor layer 110, and an n-type ohmic contact layer 110a is positioned at both sides of the active layer 110b. Next, a gate electrode 116 formed of n + doped polysilicon is formed in the center of the gate insulating layer 112 and the gate insulating layer 112 on the semiconductor layer 110. The semiconductor layer contact holes 130a and 130b exposing the n-type ohmic contact layer 110a on the gate electrode 116 and the entire surface of the substrate 100, and the pixel electrode contact hole 133 exposing the pixel electrode 104. And a protective layer 125 including the n-type ohmic contact layer 110a through the semiconductor layer contact holes 130a and 130b, respectively, and contacting the gate electrode 116 with the protective layer 125. Source and drain electrodes 135a and 135b are spaced apart from each other at regular intervals. In this case, the drain electrode 135b is in contact with the n-type ohmic contact layer 110a through the semiconductor layer contact hole 130b and extends to contact the pixel electrode 104 through the pixel electrode contact hole 133. Formed.
다음 도 5b를 참조하여 구동회로부의 CMOS인 n형 및 p형 박막 트랜지스터에 대해 설명한다.Next, n-type and p-type thin film transistors which are CMOSs of a driving circuit unit will be described with reference to FIG. 5B.
도시한 바와 같이, 구동회로부의 구동소자인 CMOS는 n+로 도핑된 반도체층(111)을 포함하는 n형 박막 트랜지스터와 p+로 도핑된 반도체층(112)을 포함하는 p형 박막 트랜지스터가 한 쌍으로 구성되어 있다.As shown, CMOS, which is a driving element of the driving circuit unit, includes a pair of n-type thin film transistors including a semiconductor layer 111 doped with n + and a p-type thin film transistor including a semiconductor layer 112 doped with p +. Consists of.
우선, 구동회로부(Ⅴ, Ⅵ)의 n형 박막 트랜지스터가 형성되는 영역(NTr)과 p형 박막 트랜지스터가 형성되는 영역(PTr)에 있어서, 화소부(도 5a의 Ⅳ)의 화소전극(도 5a의 104)을 형성하는 투명 도전성 물질층(105a, 105b)이 기판(100) 전면에일정간격 이격하여 형성되어 있으며, 상기 투명도전성 물질층(105a, 105b) 위로 일정간격 이격하여 버퍼층(107a, 107b)이 형성되어 있다. 상기 이격되어 형성된 각각의 버퍼층(107a, 107b) 위로 그 일부가 폴리 실리콘으로 이루어진 n형 오믹콘택층(111a)과 비정질 실리콘으로 이루어진 액티브층(111b)을 갖는 n형 반도체층(111)과 폴리 실리콘으로 이루어진 p형 오믹콘택층(112a)과 비정질 실리콘으로 이루어진 액티브층(112b)을 갖는 p형 반도체층(112)이 서로 일정간격 이격되어 형성되어 있다.First, in the region NTr in which the n-type thin film transistors of the driving circuit units V and VI are formed and in the region PTr in which the p-type thin film transistor is formed, the pixel electrodes of the pixel portion IV in FIG. 5A (FIG. 5A). The transparent conductive material layers 105a and 105b forming 104 are formed on the front surface of the substrate 100 at regular intervals, and the buffer layers 107a and 107b are spaced apart from the transparent conductive material layers 105a and 105b at regular intervals. ) Is formed. The n-type semiconductor layer 111 and the polysilicon having an n-type ohmic contact layer 111a made of polysilicon and an active layer 111b made of amorphous silicon, a part of which is formed on the spaced apart buffer layers 107a, 107b. The p-type semiconductor layer 112 having the p-type ohmic contact layer 112a and the active layer 112b made of amorphous silicon are formed to be spaced apart from each other by a predetermined interval.
다음, 상기 n형 및 p형 반도체층(111, 112) 상부에는 게이트 절연막(113a, 113b)) 상기 n형 및 p형 반도체층(111, 112)을 덮으며 각각 형성되어 있으며, 상기 게이트 절연막(113a, 113b) 위로 반도체층(111, 112) 중 액티브층(111b, 112b)과 대응하여 도핑된 폴리 실리콘의 게이트 전극(117, 118)이 형성되어 있다.Next, gate insulating layers 113a and 113b) are formed on the n-type and p-type semiconductor layers 111 and 112, respectively, covering the n-type and p-type semiconductor layers 111 and 112, respectively. Gate electrodes 117 and 118 of polysilicon doped to correspond to the active layers 111b and 112b of the semiconductor layers 111 and 112 are formed on the 113a and 113b.
다음, 상기 게이트 전극(117, 118) 위로 기판(100) 전면에 보호층(126a, 126b)이 형성되어 있으며, 상기 보호층(126a, 126b)과 그 하부의 게이트 절연막(117, 118) 일부는 식각되어 n형과 p형 오믹콘택층(111a, 112a)을 각각 노출시키는 반도체층 콘택홀(131a, 131b, 132a, 132b)을 형성하고 있다. 또한, 상기 반도체층 콘택홀(131a, 131b, 132a, 132b)을 포함하는 보호층(126a, 126b) 위로 금속층이 패터닝되어 각각 반도체층 콘택홀(131a, 131b, 132a, 132b)을 통해 n형과 p형 오믹콘택층(111a, 112a)과 각각 접촉하는 소스 및 드레인 전극((136a, 137a), (136b, 137b))을 형성하고 있다.Next, passivation layers 126a and 126b are formed on the entire surface of the substrate 100 over the gate electrodes 117 and 118, and portions of the passivation layers 126a and 126b and the lower gate insulating layers 117 and 118 are formed. The semiconductor layer contact holes 131a, 131b, 132a, and 132b are etched to expose the n-type and p-type ohmic contact layers 111a and 112a, respectively. In addition, a metal layer is patterned on the passivation layers 126a and 126b including the semiconductor layer contact holes 131a, 131b, 132a, and 132b to form an n-type through the semiconductor layer contact holes 131a, 131b, 132a, and 132b, respectively. Source and drain electrodes 136a, 137a, 136b, 137b are formed in contact with the p-type ohmic contact layers 111a, 112a, respectively.
이후는 전술한 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법에대해 도면을 참조하여 설명한다.Hereinafter, the manufacturing method of the above-described driving circuit-integrated liquid crystal display device array substrate will be described with reference to the drawings.
도면 6a 내지 도 6k와 도 7a 내지 7k는 본 발명의 실시예에 따른 구동회로 일체형 액정표시장치용 어레이 기판의 화소부(Ⅳ)의 박막 트랜지스터와 구동회로부(Ⅴ,Ⅵ)의 CMOS 구조 박막 트랜지스터의 제조 공정 단계별로 각각 도시한 단면도이다.6A through 6K and 7A through 7K illustrate a thin film transistor of a pixel portion (IV) and a CMOS structure thin film transistor of a driving circuit portion (V, VI) of an array substrate for a drive circuit-integrated liquid crystal display device according to an exemplary embodiment of the present invention. It is sectional drawing which shows each step of a manufacturing process, respectively.
우선, 도 6a와 도 7a에 도시한 바와 같이, 화소부(Ⅳ)와 구동회로부(Ⅴ,Ⅵ)를 포함하는 기판(100) 전면에 투명한 도전성 물질인 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO) 중에서 선택된 하나를 증착하여 투명 도전 물질층(103)을 형성한다. 다음, 상기 투명 도전 물질층(103) 위로 무기절연물질인 질화실리콘(SiNx)을 전면에 증착하여 무기절연막(106)을 형성하고, 그 위로 비정질 실리콘(a-Si)을 기판(100) 전면에 증착하여 제 1 비정질 실리콘층(109)을 형성한다. 다음, 상기 제 1 비정질 실리콘층(109)이 형성된 기판(100)에 열을 가하여 비정질 실리콘층에 포함된 수소를 제거하는 탈수소 공정을 진행한다. 다음, 상기 탈수소 공정을 진행한 제 1 비정질 실리콘층(109) 위로 이루어진 산화실리콘층(113)을 전면에 형성하고, 상기 산화실리콘층(113) 위로 비정질 실리콘(a-Si)을 전면에 증착하여 제 2 비정질 실리콘층(115)을 형성한다. 다음, 제 1 비정질 실리콘층(109) 형성시와 동일하게 상기 제 2 비정질 실리콘층(115)에 포함된 수소를 제거하는 탈수소 공정을 진행한다.First, as shown in FIGS. 6A and 7A, indium-tin-oxide (ITO) or indium- which is a transparent conductive material on the entire surface of the substrate 100 including the pixel portion IV and the driving circuit portions V and VI. One selected from zinc oxide (IZO) is deposited to form a transparent conductive material layer 103. Next, silicon nitride (SiNx), which is an inorganic insulating material, is deposited on the entire surface of the transparent conductive material layer 103 to form an inorganic insulating layer 106, and amorphous silicon (a-Si) is deposited on the entire surface of the substrate 100. The vapor deposition is performed to form the first amorphous silicon layer 109. Next, a dehydrogenation process is performed to remove hydrogen included in the amorphous silicon layer by applying heat to the substrate 100 on which the first amorphous silicon layer 109 is formed. Next, a silicon oxide layer 113 formed on the first amorphous silicon layer 109 subjected to the dehydrogenation process is formed on the entire surface, and amorphous silicon (a-Si) is deposited on the entire surface of the silicon oxide layer 113. The second amorphous silicon layer 115 is formed. Next, as in the case of forming the first amorphous silicon layer 109, a dehydrogenation process for removing hydrogen included in the second amorphous silicon layer 115 is performed.
다음, 상기 탈수소 공정을 진행한 제 2 비정질 실리콘층(115) 위로 포토레지스트를 전면에 도포하여 포토레지스트층(119)을 형성한다.Next, a photoresist is coated on the entire surface of the second amorphous silicon layer 115 subjected to the dehydrogenation process to form a photoresist layer 119.
다음, 도 6b와 도 7b에 도시한 바와 같이, 상기 포토레지스트층(도 6a와 7a의 119) 위로 도시하지 않았지만 빛을 통과시키는 투과부와 빛을 차단하는 차단부를 갖는 마스크(미도시)를 위치시키고 노광, 현상 공정(제 1 마스크 공정)을 진행하여 상기 Ⅳ, Ⅴ, Ⅵ영역 중 각각의 박막 트랜지스터가 형성될 영역(Tr, NTr, PTr) 위에 포토레지스트 패턴(120a)을 형성하고, 그 외의 포토레지스트는 스트립하여 제거한다.Next, as shown in FIGS. 6B and 7B, a mask (not shown) having a transmissive portion through which light passes and a blocking portion that blocks light, although not shown above the photoresist layer (119 of FIGS. 6A and 7A), The photoresist pattern 120a is formed on the regions Tr, NTr, and PTr in which the thin film transistors are to be formed among the IV, V, and VI regions by performing exposure and development processes (first mask process). The resist is stripped off.
다음, 도 6c와 도 7c에 도시한 바와 같이, Ⅳ, Ⅴ, Ⅵ 영역에 있어 각 박막 트랜지스터가 형성될 부분(Tr, NTr, PTr) 위에 형성된 포토레지스트 패턴(120a)을 식각 마스크로 하여 상기 포토레지스트 패턴(120a) 하부로 노출된 제 2 비정질 실리콘층(115)을 식각하고, 이후 상기 제 2 비정질 실리콘층(115)이 식각됨으로써 노출된 산화실리콘층(113) 및 그 하부에 위치하는 제 1 비정질 실리콘층(109)과 무기절연막(106)을 순차적으로 식각하여 투명 도전 물질층(103)을 노출시킨다. 따라서, Ⅳ, Ⅴ, Ⅵ 영역의 각 박막 트랜지스터가 형성될 부분(Tr, NTr, PTr)에는 투명한 도전 물질층(103)과 무기절연막(106), 제 1 비정질 실리콘층(109), 산화실리콘층(113), 제 2 비정질 실리콘층(115)과 그 위로 포토레지스트 패턴(120a)이 형성된 상태이며, 그 외의 영역에는 투명 도전 물질층만(103)이 존재하게 된다. 이때 상기 투명 도전성 물질층(103) 상부의 질화실리콘(SiNx)의 무기절연막(106)은 버퍼층(106)을 형성한다. 상기 버퍼층(106)은 상부의 제 1 비정질 실리콘층(109)을 폴리 실리콘층으로 결정화할 경우, 열에 의해 기판(100) 내부에 존재하는 알칼리 이온, 예를 들면 칼륨 이온(K+), 나트륨 이온(Na+) 등이 발생할 수있는데, 이러한 알칼리 이온에 의해 폴리 실리콘층의 막질 특성이 저하되는 것을 방지하기 위함이다.Next, as shown in FIGS. 6C and 7C, the photoresist pattern 120a formed on the portions Tr, NTr, and PTr on which thin film transistors are to be formed in regions IV, V, and VI is used as an etching mask. The second amorphous silicon layer 115 exposed under the resist pattern 120a is etched, and the second amorphous silicon layer 115 is then etched to expose the exposed silicon oxide layer 113 and the first silicon oxide layer 113 positioned thereunder. The amorphous silicon layer 109 and the inorganic insulating layer 106 are sequentially etched to expose the transparent conductive material layer 103. Accordingly, the transparent conductive material layer 103, the inorganic insulating layer 106, the first amorphous silicon layer 109, and the silicon oxide layer are formed in the portions Tr, NTr, and PTr on which the thin film transistors in the regions IV, V, and VI are to be formed. 113, the second amorphous silicon layer 115 and the photoresist pattern 120a are formed thereon, and only the transparent conductive material layer 103 is present in other regions. In this case, the inorganic insulating layer 106 of silicon nitride (SiNx) on the transparent conductive material layer 103 forms a buffer layer 106. When the first amorphous silicon layer 109 is crystallized into a polysilicon layer, the buffer layer 106 may be formed of alkali ions, such as potassium ions (K +) and sodium ions, which are present inside the substrate 100 by heat. Na +), etc., may occur to prevent the film quality of the polysilicon layer from deteriorating due to such alkali ions.
다음, 도 6d와 도 7d에 도시한 바와 같이, Ⅳ, Ⅴ, Ⅵ 영역의 박막 트랜지스터가 형성될 부분(Tr, NTr, PTr)의 최상층에 위치하는 포토레지스트 패턴(120a)에 건식각을 진행하여 상기 포토레지스트 패턴(120a) 측면을 식각함으로써 상기 식각된 포토레지스트 패턴(120b) 하부의 제 2 비정질 실리콘층(115)을 노출시킨다. 이때, 건식각에 의해 상기 포토레지스트 패턴(120a) 측면이 일정한 비율로 식각되므로 상기 식각된 포토레지스트 패턴(120b)은 제 2 비정질 실리콘층(115)의 중앙에 위치하게 된다. 이때 건식각에 의해 상기 포토레지스트 패턴(120b)의 높이도 일부 줄어들게 된다.Next, as shown in FIGS. 6D and 7D, dry etching is performed on the photoresist pattern 120a positioned on the uppermost layer of the portions Tr, NTr, and PTr in which the thin film transistors of the regions IV, V, and VI are to be formed. The side surface of the photoresist pattern 120a is etched to expose the second amorphous silicon layer 115 under the etched photoresist pattern 120b. In this case, since the side surface of the photoresist pattern 120a is etched by a constant ratio, the etched photoresist pattern 120b is positioned at the center of the second amorphous silicon layer 115. In this case, the height of the photoresist pattern 120b is partially reduced by dry etching.
다음, 도 6e와 도 7e에 도시한 바와 같이, Ⅳ, Ⅴ, Ⅵ 영역에 있어, 상기 측면이 건식각된 포토레지스트 패턴(120b) 주위로 노출된 제 2 비정질 실리콘층(도 6d와 도7d의 115)을 식각하여 그 하부의 산화실리콘층(113)을 노출시킨다. 이때 상부의 포토 레지스트 패턴(119b)이 마스크로 작용하여 식각되지 않은 제 2 실리콘층(116, 117, 118)은 각 영역(Ⅳ, Ⅴ, Ⅵ)의 게이트 전극(116, 117, 118)을 형성하고, 그 하부에 위치하는 산화실리콘층(113)은 게이트 절연막(113)이 된다.Next, as shown in FIGS. 6E and 7E, in the regions IV, V, and VI, the second amorphous silicon layer exposed around the dry-etched photoresist pattern 120b (see FIGS. 6D and 7D). 115 is etched to expose the silicon oxide layer 113 below. At this time, the upper photoresist pattern 119b serves as a mask so that the non-etched second silicon layers 116, 117, and 118 form gate electrodes 116, 117, and 118 in the respective regions IV, V, and VI. The silicon oxide layer 113 positioned below the gate insulating film 113 is formed.
다음, 도 6f와 도 7f에 도시한 바와 같이, 각 영역(Ⅳ, Ⅴ, Ⅵ)의 게이트 전극(116, 117, 118) 상부에 남아있는 포토레지스트 패턴(도 6e와 도 7e의 120b)을 스트립하여 제거한다. 이후, 기판(100) 전면에 레이저 광을 조사하여 상기 노출된 비정질 실리콘의 게이트 전극(116, 117, 118)과 노출된 게이트 절연막(113) 하부의제 1 비정질 실리콘층을 폴리 실리콘(poly-Si)으로 결정화 한다. 이때, 게이트 전극(116, 117, 118)과 대응되는 제 1 비정질 실리콘층(110b, 111b, 112b)은 상부의 게이트 전극(116, 117, 118)에 의해 결정화되지 않고, 비정질 실리콘(a-Si)의 액티브층(110b, 111b, 112b)을 형성하며, 상기 액티브층(110b, 111b, 112b) 이외의 제 1 비정질 실리콘층은 결정화되어 폴리 실리콘층(110a, 111a, 112a)을 형성하게 된다.Next, as shown in FIGS. 6F and 7F, the photoresist pattern (120b of FIGS. 6E and 7E) remaining on the gate electrodes 116, 117, and 118 of each region (IV, V, VI) is stripped. To remove it. Subsequently, laser light is irradiated on the entire surface of the substrate 100 to form the first amorphous silicon layer under the exposed gate insulating layers 113 and 118, 117, and 118 of the exposed amorphous silicon and poly-Si. Crystallize In this case, the first amorphous silicon layers 110b, 111b, and 112b corresponding to the gate electrodes 116, 117, and 118 are not crystallized by the upper gate electrodes 116, 117, and 118, and the amorphous silicon (a-Si) is not crystallized. Active layers 110b, 111b and 112b, and the first amorphous silicon layers other than the active layers 110b, 111b and 112b are crystallized to form polysilicon layers 110a, 111a and 112a.
레이저 결정화시 제 1 비정질 실리콘층 상부의 노출된 산화실리콘(SiO2)의 게이트 절연막(116, 117, 118)은 상기 레이저광의 파장대보다 좁은 밴드 갭을 가지므로 레이저광이 상기 산화실리콘층(SiO2)을 통과하여 그 하부의 제 1 비정질 실리콘층에 집중되므로 상기 제 1 비정질 실리콘층이 결정화되어 폴리 실리콘층(110a, 111a, 112a)이 된다.Since the gate insulating layers 116, 117, and 118 of the exposed silicon oxide (SiO 2 ) on the first amorphous silicon layer have a narrower band gap than the wavelength band of the laser beam during laser crystallization, the laser beam may be formed using the silicon oxide layer (SiO 2). The first amorphous silicon layer is crystallized to form the polysilicon layers 110a, 111a, and 112a because it is concentrated in the first amorphous silicon layer thereunder.
다음, 도 6g와 도 7g에 도시한 바와 같이, 각 영역(Ⅳ, Ⅴ, Ⅵ)의 결정화되어 폴리 실리콘으로 변환된 게이트 전극(116, 117, 118) 및 반도체층(110, 111, 112)을 포함한 기판(100) 전면에 포토레지스트를 도포하고, 제 2 마스크 공정을 진행한다. 이때, Ⅵ 영역의 p형 박막 트랜지스터 형성부(PTr)와 상기 p형 박막 트랜지스터 형성부(PTr)와 Ⅴ 영역의 n형 박막 트랜지스터 형성부(PTr) 사이의 일정간격의 투명 도전성 물질층(103) 상부의 포토레지스트는 제거하고, 그 외 영역의 투명 도전성 물질층(103)에 포토레지스트 패턴(121a)을 형성한다. 또한, Ⅳ, Ⅴ 영역에 있어서는 n형 박막 트랜지스터 형성부(Tr, nTr)를 포함한 상기 Ⅳ, Ⅴ영역 전면에 포토레지스트 패턴(121a)을 형성한다. 이후 상기 포토레지스트 패턴(121a)이 형성된 기판(100)에 1E15/㎠ 내지 1E16㎠의 도즈량을 갖는 이온주입에 의해 p+도핑을 실시한다. Ⅳ, Ⅴ영역의 반도체층(110, 111) 및 게이트 전극(116, 117)은 상기 포토레지스트 패턴(121a)으로 블록킹되어 도핑되지 않고, Ⅵ 영역에 있어서 폴리 실리콘의 게이트 전극(118)과 상기 게이트 전극(118)에 의해 블록킹된 부분을 제외한 반도체층(112a)이 p+ 도핑되고, 이때 상기 p+ 도핑된 반도체층(112a)은 p형 오믹콘택층(112a)을 형성한다.Next, as shown in FIGS. 6G and 7G, the gate electrodes 116, 117, and 118 and the semiconductor layers 110, 111, and 112 crystallized in each of the regions IV, V, and VI are converted into polysilicon. The photoresist is applied to the entire surface of the substrate 100, and the second mask process is performed. In this case, the transparent conductive material layer 103 having a predetermined interval between the p-type thin film transistor forming part PTr of the VI region and the p-type thin film transistor forming part PTr and the n-type thin film transistor forming part PTr of the V region. The upper photoresist is removed, and the photoresist pattern 121a is formed on the transparent conductive material layer 103 in other regions. Further, in the regions IV and V, the photoresist pattern 121a is formed on the entire surface of the regions IV and V including the n-type thin film transistor forming units Tr and nTr. Then, p + doping is performed by ion implantation having a dose of 1E15 / cm 2 to 1E16cm 2 on the substrate 100 on which the photoresist pattern 121a is formed. The semiconductor layers 110 and 111 and the gate electrodes 116 and 117 in regions IV and V are blocked by the photoresist pattern 121a and are not doped, and the gate electrode 118 and the gate of polysilicon in region VI are not doped. The semiconductor layer 112a except for the portion blocked by the electrode 118 is p + doped, and the p + doped semiconductor layer 112a forms the p-type ohmic contact layer 112a.
다음, Ⅵ 영역에 있어 상기 포토레지스트 패턴(121a)이 형성되지 않아 노출된 투명 도전성 물질층(103a)을 식각하여 제거한다. 이후, 상기 도핑 블록킹 마스크로 사용된 포토레지스트 패턴(121a)은 스트립하여 제거한다.Next, the photoresist pattern 121a is not formed in the region VI and the exposed transparent conductive material layer 103a is etched and removed. Thereafter, the photoresist pattern 121a used as the doping blocking mask is stripped and removed.
다음, 도 6h와 도 7h에 도시한 바와 같이, Ⅵ 영역의 반도체층(112) 중 일부가 p+ 도핑된 기판(100) 전면에 포토레지스트를 도포하고, 제 3 마스크 공정을 진행하여 포토레지스트 패턴(121b)을 형성한다. 이때, Ⅳ 영역에 있어서는 박막 트랜지스터 형성부(Tr)와 상기 박막 트랜지스터 형성부(Tr) 일측의 일정간격을 갖는 투명 도전성 물질층(103b) 상부의 포토레지스트는 제거하고, 그 외 영역의 투명 도전성 물질층(103)에 포토레지스트 패턴(121b)을 형성한다. 또한,Ⅴ영역에 있어서는 n형 박막 트랜지스터 형성부(NTr)를 제외한 투명 도전성 물질층 전면에 포토레지스트 패턴을 형성하고, Ⅵ영역에 있어서는 p형 박막 트랜지스터부(PTr)를 포함한 상기 Ⅵ영역 전면에 포토레지스트 패턴(121b)을 형성한다. 이후, 상기 포토레지스트패턴(121b)이 형성된 기판(100)에 1E15/㎠ 내지 1E16㎠의 도즈량을 갖는 이온주입에 의해 n+도핑을 실시한다. 이때, Ⅵ 영역의 반도체층(112) 및 게이트 전극(118)은 포토레지스트 패턴(121b)으로 블록킹되어 도핑되지 않고, Ⅳ, Ⅴ 영역에 있어서 폴리 실리콘의 게이트 전극(116, 117)과 상기 게이트 전극(116, 117)에 의해 블록킹된 부분을 제외한 반도체층(110a, 111a)이 n+ 도핑된다. 상기 n+ 도핑된 반도체층(110a, 111a)은 n형 오믹콘택층(110a, 111a)을 형성한다.Next, as shown in FIGS. 6H and 7H, a portion of the semiconductor layer 112 in region VI is coated with a photoresist on the entire surface of the p + doped substrate 100, and a third mask process is performed to form a photoresist pattern ( 121b). At this time, in the region IV, the photoresist on the transparent conductive material layer 103b having a predetermined interval between one side of the thin film transistor forming unit Tr and the thin film transistor forming unit Tr is removed, and the transparent conductive material of the other region is removed. The photoresist pattern 121b is formed on the layer 103. In the region V, a photoresist pattern is formed on the entire surface of the transparent conductive material layer except for the n-type thin film transistor forming unit NTr, and in the region VI, the photoresist is formed on the entire surface of the VI region including the p-type thin film transistor unit PTr. The resist pattern 121b is formed. Thereafter, n + doping is performed by ion implantation having a dose of 1E15 / cm 2 to 1E16cm 2 on the substrate 100 on which the photoresist pattern 121b is formed. At this time, the semiconductor layer 112 and the gate electrode 118 in the region VI are blocked by the photoresist pattern 121b and are not doped, and the gate electrodes 116 and 117 and the gate electrodes of polysilicon in the region IV and V are not doped. The semiconductor layers 110a and 111a except for the portions blocked by 116 and 117 are n + doped. The n + doped semiconductor layers 110a and 111a form n-type ohmic contact layers 110a and 111a.
다음, Ⅳ 영역에 있어 상기 포토레지스트 패턴(121b)이 형성되지 않아 노출된 투명도전성 물질층(103b)을 식각하여 제거한다. 이때, 박막 트랜지스터 형성부(Tr) 하부에 형성된 투명 도전성 물질층(103)과 이격된 투명도전성 물질층(104)은 화소전극(104)을 형성한다. 이후, 상기 도핑 블록킹 마스크로 사용된 포토레지스트 패턴(121b)은 스트립하여 제거한다.Next, the photoresist pattern 121b is not formed in the region IV and the exposed transparent conductive material layer 103b is etched and removed. In this case, the transparent conductive material layer 104 spaced apart from the transparent conductive material layer 103 formed under the thin film transistor forming unit Tr forms the pixel electrode 104. Thereafter, the photoresist pattern 121b used as the doping blocking mask is stripped and removed.
다음, 도 6i와 도 7i에 도시한 바와 같이, 각 영역(Ⅳ, Ⅴ, Ⅵ)에 있어 n+ 또는 p+ 도핑된 반도체층(110, 111, 112)을 포함하는 기판(100) 전면에 무기절연물질인 질화실리콘(SiNx) 또는 산화실리콘(SiO2) 중에서 선택되는 하나로 증착하여 보호층(125)을 형성한다.Next, as shown in FIGS. 6I and 7I, an inorganic insulating material is formed on the entire surface of the substrate 100 including the n + or p + doped semiconductor layers 110, 111, and 112 in each region (IV, V, VI). The protective layer 125 is formed by depositing one selected from silicon phosphide (SiNx) or silicon oxide (SiO 2 ).
다음, 도 6j와 도 7j에 도시한 바와 같이, 상기 보호층(125)이 형성된 기판(100)에 제 4 마스크 공정을 실시하여 Ⅳ 영역에서는 박막 트랜지스터 형성부(Tr)의 n형 오믹콘택층(110a)과 상기 박막 트래지스터 형성부(Tr)와 일정간격 이격하여 형성된 화소전극(104)을 노출시키는 반도체층 콘택홀(130a, 130b)과화소전극 콘택홀(133)을 형성한다. 또한, Ⅴ, Ⅵ 영역에 있어서는 n형 및 p형 오믹콘택층(111a, 112a)을 각각 노출시키는 반도체층 콘택홀(131a, 131b, 132a, 132b)을 형성한다.Next, as illustrated in FIGS. 6J and 7J, a fourth mask process is performed on the substrate 100 on which the protective layer 125 is formed, and in the region IV, the n-type ohmic contact layer of the thin film transistor forming unit Tr ( The semiconductor layer contact holes 130a and 130b and the pixel electrode contact hole 133 exposing the pixel electrode 104 formed at a predetermined distance from the thin film transistor forming part Tr are formed. In the V and VI regions, the semiconductor layer contact holes 131a, 131b, 132a, and 132b exposing the n-type and p-type ohmic contact layers 111a and 112a, respectively, are formed.
다음, 도 6k와 도 7k에 도시한 바와 같이, 상기 각 영역(Ⅳ, Ⅴ, Ⅵ)에 있어 반도체층 콘택홀(130a, 130b, 131a, 131b, 132a, 132b) 및 화소전극 콘택홀(133)을 포함하는 보호층(125) 위로 금속물질인 알루미늄(Al) 또는 알루미늄 합금(AlNd) 또는 크롬(Cr)이나 구리(Cu) 중에서 선택된 하나를 기판(100) 전면에 증착하여 금속층(미도시)을 형성한다. 이때 상기 금속층(미도시)은 반도체층 콘택홀(130a, 130b, 131a, 131b, 132a, 132b) 및 화소전극 콘택홀(133)을 통해 n형 또는 p형 오믹콘택층(110a, 111a, 112a)과 접촉하게 된다. 이후, 제 5 마스크 공정을 진행하여 상기 금속층(미도시)을 패터닝함으로써 소스 및 드레인 전극((135a, 136a, 137a), (135b, 136b, 137b))을 형성한다. 이때, 화소부인 Ⅳ 영역의 박막 트랜지스터 형성부(Tr)의 드레인 전극(135b)은 n형 오믹콘택층(110a)과 접촉하는 동시에 화소전극 콘택홀(133)을 통해 화소전극(104)과도 접촉하며 형성된다. 반면, 구동회로부인 Ⅳ, Ⅴ, Ⅵ 영역의 n형 또는 p형 박막 트랜지스터 형성부(NTr, PTr)의 드레인 전극(136b, 137b)은 n형 또는 p형 오믹콘택층(111a, 112a)과 접촉하며 형성된다.6K and 7K, the semiconductor layer contact holes 130a, 130b, 131a, 131b, 132a, and 132b and the pixel electrode contact holes 133 in the regions IV, V, and VI, respectively. The metal layer (not shown) is deposited on the entire surface of the substrate 100 by depositing one selected from aluminum (Al), aluminum alloy (AlNd), chromium (Cr), or copper (Cu). Form. In this case, the metal layer (not shown) is an n-type or p-type ohmic contact layer 110a, 111a, 112a through the semiconductor layer contact holes 130a, 130b, 131a, 131b, 132a, and 132b and the pixel electrode contact hole 133. Contact with Subsequently, a fifth mask process is performed to pattern the metal layer (not shown) to form source and drain electrodes 135a, 136a, 137a, and 135b, 136b, and 137b. At this time, the drain electrode 135b of the thin film transistor forming unit Tr in the region IV of the pixel portion contacts the n-type ohmic contact layer 110a and also contacts the pixel electrode 104 through the pixel electrode contact hole 133. Is formed. On the other hand, the drain electrodes 136b and 137b of the n-type or p-type thin film transistor forming portions NTr and PTr in the regions IV, V, and VI that are driving circuit portions contact the n-type or p-type ohmic contact layers 111a and 112a. And formed.
전술한 공정에 있어서, 본 발명의 실시예에서는 p+도핑을 먼저 진행하였으나, n+도핑을 먼저 진행하여도 무방하다.In the above-described process, in the embodiment of the present invention, p + doping is performed first, but n + doping may be performed first.
다음 본 발명의 실시예에 따른 어레이 기판의 제조에 있어 공정 단계별 평면도인 도 8a 내지 8e를 참조하여 어레이 기판의 제조에 대해 설명한다. 이때 상기도면은 어레이 기판 중 게이트 배선 및 데이터 배선을 포함하는 화소부 일부만을 도시하였으며, 적층된 여러층 중 노출된 부분만을 도시하였다.Next, the fabrication of the array substrate will be described with reference to FIGS. 8A to 8E, which are plan views of process steps in the fabrication of the array substrate according to the embodiment of the present invention. In this case, only a portion of the pixel portion including the gate line and the data line of the array substrate is illustrated, and only the exposed portion of the stacked layers is illustrated.
도 8a를 참조하여 설명하면, 도시하지 않았지만, 투명한 기판에 전면에 투명 도전성 물질층, 질화실리콘층, 제 1 비정질 실리콘층, 산화실리콘층, 제 2 비정질 실리콘층을 순차적으로 적층하고, 포토레지스트를 도포한다. 이후, 제 1 마스크 공정을 진행하여 가로 방향의 다수의 게이트 배선(미도시)과 상기 다수의 게이트 배선에서 세로방향으로 일정간격 연장된 게이트 전극이 형성될 부분 상부의 포토 레지스트 패턴(119)을 제외한 포토레지스트층을 스트립하여 제거한다. 이후, 상기 포토레지스트 패턴(119)을 마스크로 하여 순차적인 식각을 진행하여 포토레지스트 패턴(119) 이외의 노출된 부분을 제거한다. 이때 최하층을 이루는 투명 도전성 물질층은(103) 식각하지 않는다.Referring to FIG. 8A, a transparent conductive material layer, a silicon nitride layer, a first amorphous silicon layer, a silicon oxide layer, and a second amorphous silicon layer are sequentially stacked on the front surface of the substrate, although not shown. Apply. Subsequently, the first mask process is performed to remove the plurality of gate lines (not shown) in the horizontal direction and the photoresist pattern 119 on the portion where the gate electrodes extending at regular intervals in the vertical direction from the plurality of gate lines are formed. The photoresist layer is stripped off. Subsequently, sequential etching is performed using the photoresist pattern 119 as a mask to remove exposed portions other than the photoresist pattern 119. At this time, the transparent conductive material layer constituting the lowermost layer 103 is not etched.
다음, 도 8b에 도시한 바와 같이, 상기 남아있는 포토레지지스트 패턴(도 8a의 119)에 건식각을 진행하여 상기 게이트 배선 모양의 포토레지스트 패턴(도 8a의 119) 측면 일부를 제거하여 상기 제 2 비정질 실리콘층(미도시) 일부를 노출시킨다. 이후, 상기 노출된 제 2 비정질 실리콘층(미도시)을 식각하여 그 하부의 산화실리콘의 게이트 절연막(113) 노출시킨다.Next, as shown in FIG. 8B, dry etching is performed on the remaining photoresist pattern (119 of FIG. 8A) to remove a portion of the side surface of the gate wiring-type photoresist pattern (119 of FIG. 8A). 2 A portion of the amorphous silicon layer (not shown) is exposed. Thereafter, the exposed second amorphous silicon layer (not shown) is etched to expose the gate insulating layer 113 of silicon oxide below.
다음, 도 8c에 도시한 바와 같이, 남아있는 포토 레지스트 패턴(도 8b의 120)을 스트립하여 제거하고, 레이저를 이용한 결정화 공정을 진행하여 외부로 노출된 제 2 비정질 실리콘층(116, 150)과 노출된 게이트 절연막(113) 하부에 위치한 제 1 비정질 실리콘층(미도시) 일부를 폴리 실리콘(미도시)으로 결정화한다.Next, as shown in FIG. 8C, the remaining photoresist pattern 120 (refer to FIG. 8B) is removed by stripping, and the crystallization process using a laser is performed to expose the second amorphous silicon layers 116 and 150 to the outside. A portion of the first amorphous silicon layer (not shown) positioned under the exposed gate insulating layer 113 is crystallized with polysilicon (not shown).
다음, 도 8d에 도시한 바와 같이, 제 3 마스크 공정을 진행하여 n+도핑을 진행하여 도핑된 폴리 실리콘으로 형성된 게이트 전극(116)을 포함하는 게이트 배선(150)을 완성하고, 동시에 n+도핑의 블록킹을 위한 포토레지스트 패턴(미도시)을 마스크로 하여, 투명 도전성 물질층(도 8c의 103)을 일부 식각하여 화소전극(104)을 형성한다.Next, as shown in FIG. 8D, the gate line 150 including the gate electrode 116 formed of doped polysilicon is completed by performing a third mask process to perform n + doping, and simultaneously blocking n + doping. Using the photoresist pattern (not shown) as a mask, the transparent conductive material layer 103 (in FIG. 8C) is partially etched to form the pixel electrode 104.
도시하지 않았지만, 상기 도면에 나타난 게이트 배선(150)과 화소전극(104)을 제외한 부분이 포토레지스트 패턴(미도시)이 형성된 부분이다. 제 2 마스크 공정은 구동회로부의 p형 오믹콘택층을 형성하기 위한 것이므로 도면에 나타내지 않았으며, 상기 제 2 마스크 공정시는 상기 도면에 표시된 부분 전체가 포토 레지스트층으로 덮이게 된다.Although not shown, portions except the gate wiring 150 and the pixel electrode 104 shown in the drawing are portions in which a photoresist pattern (not shown) is formed. Since the second mask process is for forming the p-type ohmic contact layer of the driving circuit unit, the second mask process is not shown in the drawing. In the second mask process, the entire portion shown in the drawing is covered with the photoresist layer.
다음, 도 8e에 도시한 바와 같이, 제 4 마스크 공정을 진행하여, 오믹콘택층과 화소전극(104) 일부를 노출시키는 반도체층 콘택홀(130a, 130b)과 화소전극 콘택홀(133)을 포함하는 보호층(미도시)을 형성하고, 상기 보호층(미도시) 위에 금속물질을 증착하고, 제 5 마스크 공정을 진행하여 상기 반도체층 콘택홀(130a, 130b) 및 화소전극 콘택홀(133)과 접촉하는 소스 및 드레인 전극(135a, 135b)과 데이터 배선(155)을 형성한다.Next, as shown in FIG. 8E, the fourth mask process is performed to include the semiconductor layer contact holes 130a and 130b and the pixel electrode contact hole 133 exposing the ohmic contact layer and a part of the pixel electrode 104. A protective layer (not shown), a metal material is deposited on the protective layer (not shown), and a fifth mask process is performed to form the semiconductor layer contact holes 130a and 130b and the pixel electrode contact hole 133. Source and drain electrodes 135a and 135b and the data line 155 are formed in contact with each other.
이와 같이, 본 발명의 실시예에 따른 구동회로부 일체형 액정표시장치용 어레이 기판의 제작 시, 화소전극을 형성하는 투명 도전성 물질층을 기판상에 적층된여러 층 중 최하층에 형성하고, 게이트 전극을 포함하는 게이트 배선을 도핑된 폴리 실리콘으로 형성하며, n+ 및 p+ 도핑 시 블록킹 마스크로 사용하는 포토레지스트 패턴을 이용하여 상기 투명 도전성 물질층을 일부 식각하여 화소전극을 형성함으로써 종래의 8마스크 공정으로 제작되던 구동회로부 일체형 액정표시장치용 어레이 기판을 5 마스크 공정을 진행하여 제작함으로써 소요되는 마스크 수를 절감하는 효과가 있다.As described above, in the fabrication of the array substrate for the liquid crystal display device integrated with the driving circuit unit according to the embodiment of the present invention, a transparent conductive material layer for forming the pixel electrode is formed on the lowermost layer among the multiple layers stacked on the substrate and includes the gate electrode. The gate wiring is formed of doped polysilicon, and a portion of the transparent conductive material layer is etched using a photoresist pattern used as a blocking mask during n + and p + doping to form a pixel electrode. Since the array substrate for the liquid crystal display device integrated with the driving circuit part is manufactured by performing a five mask process, the number of masks required can be reduced.
또한, 5마스크 공정으로 어레이 기판의 제조 공정을 단순화함으로써 생산수율을 향상하고 제조 비용을 절감하는 효과가 있다.In addition, the 5 mask process simplifies the manufacturing process of the array substrate, thereby improving production yield and reducing manufacturing cost.
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