KR20040073156A

KR20040073156A - 직교주파수분할다중 시스템의 첨두대평균 전력비 저감을위한 장치 및 방법

Info

Publication number: KR20040073156A
Application number: KR1020030009141A
Authority: KR
Inventors: 박성은; 김재열; 정대권
Original assignee: 삼성전자주식회사
Priority date: 2003-02-13
Filing date: 2003-02-13
Publication date: 2004-08-19
Also published as: US20040160893A1; KR100899747B1; US7301891B2

Abstract

본 발명은 직교주파수분할다중 시스템에서 입력 신호블럭을 복수의 마스크 시퀀스들로 마스킹한 후 역 고속 퓨리에 변환한 결과들 중 최소의 첨두대평균 전력 비를 가지는 결과를 선택하는 송신기 및 그 송신방법에 대한 것이다. 상기 송신기는 상기 입력 신호블럭을 역 고속 퓨리에 변환하여 역 고속 퓨리에 변환(IFFT)된 시퀀스를 출력하는 하나의 역 고속 퓨리에 변환기와, 상기 역 고속 퓨리에 변환된 시퀀스의 비트들을 각각 저장하고 순환 쉬프트시키면서 출력하는 쉬프트 레지스터들과, 상기 마스크 시퀀스들 각각에 대하여, 해당하는 마스크 시퀀스에 따라 정해지는 계수들을 상기 쉬프트 레지스터들로부터 출력되는 비트들에 각각 곱하는 복수의 곱셈기 그룹들과, 상기 복수의 곱셈기 그룹들로부터의 곱셈결과들을 합산하여 출력하는 상기 복수의 곱셈기 그룹들 각각에 대응하는 복수의 합산기들을 포함하여 구성되어, 시스템의 복잡도와 구현 비용을 줄일 수 있다.

Description

직교주파수분할다중 시스템의 첨두대평균 전력비 저감을 위한 장치 및 방법{METHOD AND APPARATUS FOR REDUCING PEAK-TO-AVERAGE POWER RATIO IN ORTHOGONAL FREQUENCY DIVISION MULTIPLEXING SYSTEM}

본 발명은 직교주파수분할다중(Orthogonal Frequency Division Multiplexing: 이하 OFDM이라 칭한다) 통신 시스템에 대한 것으로서, 특히 첨두대평균 전력비(Peak-to-Average Power Ratio: 이하 PAPR이라 칭한다)를 저감시키기 위하여 선택적 매핑(Selected Mapping: 이하 SLM이라 칭한다)을 이용하는 경우 시스템 복잡도를 감소시키기 위한 장치 및 방법에 관한 것이다.

OFDM 통신 시스템은 서로 직교인 반송파를 갖는 다수의 부대역(subband) 주파수들에 전송하고자 하는 신호를 실어 전송함으로써 가용 주파수 대역을 최대한 이용할 뿐만 아니라 페이딩에 의하여 발생될 수 있는 연집오류(burst error)에도 매우 효과적인 디지털 신호전송기법이다. OFDM 방식에서는 주파수 선택적 페이딩을 각 부채널의 관점에서는 주파수 비선택적 채널로 근사화시킬 수 있으므로, 간단한 주파수 영역 단일탭 등화기를 사용하여 심각한 주파수 선택적 페이딩을 쉽게 보상할 수 있다. 또한, 인접한 심벌 블럭 사이에 다중경로 채널의 지연 확산보다 긴 사이클릭 프리픽스(cyclic prefix)를 보호구간으로 삽입하여 인접 블럭간 간섭과 채널간 간섭을 제거할 수 있으며, 역 고속 퓨리에 변환기(Inverse Fast Fourier Transformer: 이하 IFFT라 칭한다)와 퓨리에 변환기(FFT)를 사용하여 고속 데이터 전송에 적합하다.

OFDM 방식에서 부대역 신호는 IFFT에 의하여 변조되므로 부대역의 수가 증가됨에 따라 변조된 신호의 진폭은 중심제한원리(central limit theorem)에 의하여 가우시안 확률분포로 나타난다. 따라서 송신 신호의 PAPR이 매우 큰 특성을 갖게 되어, 무선 통신 환경에서 충분한 송신 전력을 확보하기 위해 사용되는 고출력 증폭기의 비선형 포화특성으로 인해 단일 반송파 전송 방식보다 심각한 비선형 왜곡이 발생하는 큰 단점이 있다. 이는 OFDM 방식의 성능을 제한하는 매우 중요한 요소 가운데 하나이며, 상기 문제점을 해결하기 위하여 여러 가지 방안들이 제안되고 활발히 연구되고 있다.

선택적 매핑(SLM)은 PAPR 저감을 위해 제안된 방안 중에 하나로서, 동일한 입력 정보 비트를 표현하는 U개의 상호 독립적인 정보 수열들을 생성하여, 상기 U개의 정보 수열들중에 가장 낮은 PAPR을 갖는 수열을 선택하여 전송하는 방식이다. 상기 U개의 전송 수열들은 길이가 N인 U개의 마스크 시퀀스들을 입력 정보 비트에 곱하여 발생시킨다. 상기 SLM 방식은 데이터 전송률을 유지할 수 있는 장점이 있으나, 위상 수열의 개수 U가 증가함에 따라 PAPR 최적화를 위한 계산량이 급격히 증가하며, 송신 시간의 지연을 방지하기 위하여 U개의 IFFT를 병렬로 사용하므로 송신기의 복잡도가 증가하게 되는 단점이 있다.

도 1은 통상적인 SLM 방식을 사용하는 OFDM 통신 시스템의 송신기 구조를 도시한 것이다.

상기 도 1을 참조하면, 정보 비트는 이진 신호로서 채널 부호기(Channel Encoder) 100의 입력으로 인가된다. 상기 채널 부호기 100은 입력된 상기 정보 비트를 부호화하여 부호화 심볼들을 출력하고, 상기 부호화 심볼들은 매퍼(Mapper) 110의 입력으로 인가된다. 상기 매퍼 110은 상기 입력받은 부호화 심볼들을 신호 성상도 위의 한 신호에 매핑시킨다. 상기 매핑된 출력 신호는 IFFT 140의 입력 크기 N에 따라 N개의 신호들이 모여 하나의 신호 블럭을 형성한다. 상기 신호 블럭은 U개의 가지들로 분기되어 곱셈기들 130, 132, 134에 각각의 입력으로 인가된다. 또한 마스크 생성기 120은 길이가 N인 U개의 상호 독립적인 마스트 시퀀스들 M₁,M₂, ... M_U를 생성하여 상기 곱셈기들 130, 132, 134에 각각 입력으로 인가한다.

상기 곱셈기들 130, 132, 134는 상기 신호 블럭들과 상기 마스크 시퀀스들 M₁,M₂, ... M_U를 각각의 입력으로 하고, 상기 두 입력들의 원소별 곱셈을 수행한다. 상기 곱셈기들 130. 132, 134의 출력들은 상기 IFFT들 140, 142, 144에 의해 각각 역 고속 퓨리에 변환이 수행됨으로써 신호열들 S₁,S₂, ... S_U로 각각 변환한다. 그러면 선택기 150은 상기 신호열들 S₁,S₂, ... S_U를 입력으로 받아서 해당하는 PAPR을 각각 계산하고, PAPR이 가장 작은 신호열을 선택하여 송신 신호로서 전송한다.

상기 SLM 방식은 동일한 정보 비트로부터 생성된 U개의 신호 블럭들 중 PAPR이 가장 작은 신호 블럭을 선택하여 전송함으로써 PAPR을 효과적으로 줄일 수 있으며, 신호 블럭들의 개수 U가 커질수록 PAPR 저감 효과는 더욱 커진다. 하지만 상기 도 1에 상술한 바와 같이, 상기 SLM 방식은 송신 시간의 지연을 방지하기 위하여 U개의 IFFT들을 병렬로 사용하므로 신호 블럭들의 개수 U가 커질수록 송신기 시스템의 복잡도와 제조비용이 크게 증가한다는 단점이 있었다.

따라서 상기한 바와 같이 동작되는 종래 기술의 문제점을 해결하기 위하여 창안된 본 발명은, SLM 방식을 사용하는 OFDM 통신 시스템에서 시스템 복잡도와 제조비용을 감소시키기 위한 장치 및 방법을 제공한다.

본 발명은, SLM 방식을 사용하는 OFDM 통신 시스템에서 PAPR을 저감시키는데 필요한 IFFT의 개수를 감소시키는 장치 및 방법을 제공한다.

또한 본 발명은, SLM 방식을 사용하는 OFDM 통신 시스템에서 하나의 IFFT를 공유하여 PAPR을 저감시키는 장치 및 방법을 제공한다.

상기한 바와 같은 목적을 달성하기 위하여 창안된 본 발명의 실시예는, 입력 신호블럭을 복수의 마스크 시퀀스들로 마스킹한 후 역 고속 퓨리에 변환한 복수의 결과들 중 최소의 첨두대평균 전력 비를 가지는 결과를 선택하는 직교주파수분할다중화(OFDM) 통신 시스템의 송신기에 있어서,

상기 입력 신호블럭을 역 고속 퓨리에 변환하여 역 고속 퓨리에 변환(IFFT)된 시퀀스를 출력하는 하나의 역 고속 퓨리에 변환기와, 상기 역 고속 퓨리에 변환된 시퀀스의 비트들을 각각 저장하고 순환 쉬프트시키면서 출력하는 쉬프트 레지스터들과, 상기 마스크 시퀀스들 각각에 대하여, 해당하는 마스크 시퀀스에 따라 정해지는 계수들을 상기 쉬프트 레지스터들로부터 출력되는 비트들에 각각 곱하는 복수의 곱셈기 그룹들과, 상기 복수의 곱셈기 그룹들로부터의 곱셈결과들을 합산하여 출력하는 상기 복수의 곱셈기 그룹들 각각에 대응하는 복수의 합산기들을 포함하여 구성된다.

본 발명의 다른 실시예는, 입력 신호블럭을 복수의 마스크 시퀀스들로 마스킹한 후 역 고속 퓨리에 변환한 복수의 결과들 중 최소의 첨두대평균 전력 비를 가지는 결과를 선택하는 직교주파수분할다중화(OFDM) 통신 시스템의 송신 방법에 있어서,

상기 입력 신호블럭을 역 고속 퓨리에 변환하여 역 고속 퓨리에 변환(IFFT)된 시퀀스를 출력하는 과정과, 상기 마스크 시퀀스들 각각에 대하여, 해당하는 마스크 시퀀스에 따라 정해지는 계수들을 상기 역 고속 퓨리에 변환된 시퀀스의 비트들에 각각 곱하고, 상기 곱셈결과들을 합산하는 과정과, 상기 역 고속 퓨리에 변환된 비트들을 순환 쉬프트시키면서 상기 곱하고 합산하는 과정을 반복하는 과정을 포함하여 구성된다.

도 1은 통상적인 SLM 방식을 사용하는 OFDM 통신 시스템의 송신기 구조.

도 2는 본 발명에 따른 OFDM 통신 시스템의 송신기 구조를 나타낸 도면.

도 3은 상기 도 2에서 마스크 연산 수행기의 상세 구성을 나타낸 도면.

도 4는 본 발명의 간단화된 예에 따라 구성된 마스크 연산 수행기의 구성을 나타낸 도면.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대한 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.

후술되는 본 발명은 직교주파수분할다중(Orthogonal Frequency Division Multiplexing: 이하 OFDM이라 칭한다) 통신시스템에서 쉬프트 레지스터들을 이용하여 하나의 역 고속 퓨리에 변환기(Inverse Fast Fourier Transformer: IFFT)만으로 선택적 매핑(Selected Mapping: 이하 SLM이라 칭한다) 방식을 구현함으로써 첨두대평균 전력비(Peak-to-Average Power Ratio: 이하 PAPR이라 칭한다)를 저감하는 것이다.

도 2는 본 발명에 따른 OFDM 통신 시스템의 송신기 구조를 나타낸 도면이다.

상기 도 2를 참조하면, 정보 비트는 이진 신호로서 채널 부호기 200의 입력으로 인가된다. 상기 채널 부호기 200은 상기 정보 비트를 부호화하여 부호화 심볼들을 출력하고, 상기 부호화 심볼들은 매퍼(Mapper) 210의 입력으로 인가된다. 상기 매퍼 210은 상기 입력받은 부호화 심볼들을 신호 성상도 위의 신호에 매핑시킨다. 상기 매핑된 신호는 IFFT 220의 입력 크기 N에 따라 N개의 신호들이 모여 하나의 신호 블럭을 형성한다.

상기 IFFT 220은 상기 신호 블럭을 입력으로 하여 역 고속 퓨리에 변환을 수행하고 그 결과로서 생성된 시퀀스를 마스크 연산 수행기(Mask Operator) 240에 인가한다. 상기 마스크 연산 수행기 240은 마스크 생성기 230에 의해 생성된 U개의 마스크 시퀀스들 M₁,M₂, ... M_U에 대한 정보를 받아서 상기 IFFT 220으로부터 입력된 시퀀스에 대하여 마스크 연산을 수행하고, 그 결과로서 생성된 신호열들 S₁,S₂, ... S_U을 출력한다. 선택기 250은 상기 마스크 연산 수행기 240로부터의 출력 신호열들 S₁,S₂, ... S_U을 입력으로 받아서 각각 PAPR을 계산하고, 상기 계산 결과 PAPR이 가장 작은 신호열을 선택하여 송신 신호로서 전송한다.

상기와 같이 구성되는 본 발명에 따른 OFDM 송신기에 있어서, 상기 마스크 연산 수행기 240은 상기 출력 신호열들 S₁,S₂, ... S_U이 상기 도 1의 IFFT들 140, 142, 144의 출력 신호열들과 각각 일치하도록 설계되어야 한다. 따라서 상기 마스크 연산 수행기 240의 보다 상세한 구조와 동작을 설명하기에 앞서, 상기 도 1의 곱셈기 130에 의한 마스크 연산과 IFFT 140에 의한 동작을 행렬과 벡터의 개념을 사용하여 설명하면 하기와 같다.

상기 도 1에서 매퍼 110으로부터 출력되는 크기 N의 신호블럭 X는 하기의 <수학식 1>과 같이 나타낸다.

여기에서 A^T는 행렬 A의 전치행렬을 나타낸다.

그러면 상기 도 1에서 상기 신호블럭 X에 곱해지기 위하여 마스크 생성기 120으로부터 출력되는 i번째 마스크 시퀀스 M_i는 하기의 <수학식 2>와 같은 대각행렬의 형태로 표현될 수 있다.

또한 통신 기술 분야에서 알려진 퓨리에 변환기술에 따르면,로 정의할 때 IFFT 행렬 Q^-1과 FFT 행렬 Q는 하기의 <수학식 3>과 같이 나타낼 수 있다.

그러면 M_i에 의한 i번째 IFFT의 출력 신호열 S_i=[s₀s₁s₂s₃... s_N-1]^T는 하기의 <수학식 4> 같은 행렬로 나타내어진다.

이하에서는 설명의 편의를 위하여 아래첨자 i를 생략하고 단순히 M과 S로 표시한다. 그러면 상기 <수학식 4>는 하기의 <수학식 5>와 같이 다시 작성될 수 있다.

상기 <수학식 5>에서 행렬을 구하기 위하여, 먼저 하기의 <수학식 6>과 같은 2개의 벡터들 W_p와 m을 정의한다.

또한 두 벡터의 원소별 곱 x·y와 내적 <x,y>을 각각 하기의 <수학식 7>과 같이 정의한다.

그러면 상기 <수학식 7>의 정의에 의하여 하기의 <수학식 8>와 같은 관계가 성립한다.

이제 C=Q^-1·M·Q라 정의하고 상기 정의된 개념들을 사용하여 상기 행렬 C를 정리하면 하기의 <수학식 9>과 같다.

상기 <수학식 9>에서이라고 하면 상기 행렬 C는 하기의 <수학식 10>에 나타낸 바와 같이 순환행렬이 됨을 알 수 있다.

이상에서 나타낸 유도과정을 요약하면 하기의 <수학식 11>와 같이 표현할 수 있다.

상기 <수학식 11>에 의해, 상기 도 2의 마스크 연산 수행기 240에서 수행하여야 할 마스크 연산은 상기 행렬 C로 정의된다. 즉, 도 1에서 신호블럭 X에 마스크 시퀀스 M을 곱한 후 IFFT Q^-1을 통과시킨 결과는, 도 2에서 신호블럭 X를 먼저 상기 IFFT 220 Q^-1을 통과시킨 후 상기 마스크 연산 수행기 240에 의해 상기 행렬 C로 표현되는 마스크 연산을 수행한 결과와 일치한다. 이하 상기 행렬 C를 마스크 연산 행렬이라 칭하기로 한다.

상기 마스크 생성기 230으로부터 생성되는 마스크 시퀀스들 M₁,M₂, ... M_U는 송신기와 수신기 사이에 미리 약속되어 있으며 통신이 초기화된 이후에는 변하지 않으므로, 상기 마스크 연산 수행기 240의 마스크 연산에 필요한 N개의 계수들c₀,c₁, ... c_N-1은 상기 마스크 시퀀스들 M₁,M₂, ... M_U에 따라 통신의 초기화시에 단 1회의 연산만으로 정해지며, 통신 도중에 부가적인 연산을 필요로 하지 않는다. 즉, n번째 계수 c_n는 하기의 <수학식 12>과 같이 정해진다.

또한 상기 마스크 연산 행렬 C가 순환행렬임을 이용하면, 상기 마스크 연산 수행기 240은 상기 마스크 연산 행렬 C의 첫 번째 행의 원소들로 설정된 쉬프트 레지스터들을 이용하여 간단히 구성될 수 있다. 본 발명에 따라 구현된 상기 마스크 연산 수행기 240의 상세 구조를 도 3에 나타내었으며, 상기와 같이 구성되는 마스크 연산 수행기 240의 구성과 작용에 대해 상세히 설명하면 하기와 같다.

상기 도 3을 참조하면, 상기 마스크 연산 수행기 240은 크기 N인 입력 시퀀스의 각 비트들을 저장하기 위해 N개의 쉬프트 레지스터들 260, 262, 264, 266, 268로 구성된 쉬프트 레지스터 그룹 294와, U번의 마스크 연산을 위해 각각 N개의 곱셈기들 270, 272, 274, 276, 278, 280, 282, 284, 286, 288로 구성되는 U개의 곱셈기 그룹들 296, 298 및 U번의 마스크 연산을 위한 U개의 합산기들 290,292로 구성되어 있다.

상기 매퍼 210으로부터의 출력 신호블럭 X=(x₀, x₁, x₂, x₃, ... x_N-1)^T가 상기 IFFT 220을 통과한 시퀀스 A은 하기의 <수학식 13>와 같이 표시한다.

상기 쉬프트 레지스터들 260, 262, 264, 266, 268은 각각 상기 입력 시퀀스 A의 각 비트들 a₀, a₁, a₂, a₃, ... a_N-1로 초기화 된다. 여기서 마스크 시퀀스 M₁에 대한 상기 마스크 연산 수행기 240의 출력 시퀀스를 S₁=(s_1,0, s_1,1, s_1,2, s_1,3, ... s_1,N-1, )^T라 하면, 각각의 입력에 대하여 마스크 시퀀스 M₁에 대한 마스크 연산 수행기 240의 행렬 표현은 하기의 <수학식 14>와 같이 나타낼 수 있고, 상기 곱셈기들 270, 272, 274, 276, 278은 C₁의 첫 번째 행의 값들 c_1,0, c_1,N-1, c_1,N-2, c_1,N-3, ... , c_1,1을 각각 곱하여 출력한다. 상기 마스크 연산 수행기 240은 하나의 입력 시퀀스 A에 대하여 N개의 단계(stage)로 동작한다.

상기 마스크 연산 수행기 240의 첫 번째 곱셈기 그룹 296과 첫 번째 합산기 290에서 상기 S₁을 생성하는 동작을 설명하면 하기와 같다.

먼저, 상기 쉬프트 레지스터 260의 값 a₀은 상기 곱셈기 270에서 c_1,0과 곱해져 상기 합산기 290으로 출력되고, 상기 쉬프트 레지스터 262의 값 a₁은 상기 곱셈기 272에서 c_1,N-1과 곱해져 상기 합산기 290으로 출력되고, 상기 쉬프트 레지스터264의 값 a₂는 상기 곱셈기 274에서 c_1,N-2와 곱해져 상기 합산기 290으로 출력되고, 상기 쉬프트 레지스터 266의 값 a₃은 상기 곱셈기 276에서 c_1,N-3과 곱해져 상기 합산기 290으로 출력되고, 이러한 식으로 마지막 쉬프트 레지스터 268의 값 a_N-1은 마지막 곱셈기 278에서 c_1,1과 곱해져 상기 합산기 290으로 출력된다.

상기 합산기 290은 상기 첫 번째 곱셈기 그룹 296으로부터의 곱들을 합산하여 그 결과를 S₁의 첫 번째 원소 s_1,0으로 출력한다. 즉, 상기 s_1,0은 하기의 <수학식 15>와 같다.

다음으로, 상기 쉬프트 레지스터 그룹 294에 저장된 값들은 왼쪽으로 하나씩 동시에 쉬프트되어, 상기 쉬프트 레지스터들 260, 262, 264, 266, 268은 a₁, a₂, a₃, ... a_N-1, a₀의 값들을 갖게 된다.

그러면, 상기 쉬프트 레지스터 260의 값 a₁은 상기 곱셈기 270에서 c_1,0과 곱해져 상기 합산기 290으로 출력되고, 상기 쉬프트 레지스터 262의 값 a₂는 상기 곱셈기 272에서 c_1,N-1과 곱해져 상기 합산기 290으로 출력되고, 상기 쉬프트 레지스터 264의 값 a₃은 상기 곱셈기 274에서 c_1,N-2와 곱해져 상기 합산기 290으로 출력되고,상기 쉬프트 레지스터 266의 값 a₄는 상기 곱셈기 276에서 c_1,N-3과 곱해져 상기 합산기 290으로 출력되고, 이러한 식으로 마지막 쉬프트 레지스터 268의 값 a₀은 마지막 곱셈기 278에서 c_1,1과 곱해져 상기 합산기 290으로 출력된다.

상기 합산기 290은 상기 첫 번째 곱셈기 그룹 296으로부터의 곱들을 합산하여 그 결과를 S₁의 두 번째 원소 s_1,1으로 출력한다. 즉, 상기 s_1,1은 하기의 <수학식 16>과 같다.

이상과 같은 상기 쉬프트 레지스터 그룹 294와 상기 첫 번째 곱셈기 그룹 296 및 상기 첫 번째 합산기 290의 동작은 상기 쉬프트 레지스터 그룹 204의 값들이 완전히 순환되도록 N번 반복되고, 마지막 쉬프트시 상기 쉬프트 레지스터 그룹 204의 쉬프트 레지스터들 260, 262, 264, 266, 268은 a_N-1, a₀, a₁, a₂, ... , a_N-2의 값들을 갖게 된다.

그러면, 상기 쉬프트 레지스터 260의 값 a_N-1은 상기 곱셈기 270에서 c_1,0과 곱해져 상기 합산기 290으로 출력되고, 상기 쉬프트 레지스터 262의 값 a₀은 상기 곱셈기 272에서 c_1,N-1과 곱해져 상기 합산기 290으로 출력되고, 상기 쉬프트 레지스터 264의 값 a₁은 상기 곱셈기 274에서 c_1,N-2와 곱해져 상기 합산기 290으로 출력되고, 상기 쉬프트 레지스터 266의 값 a₂는 상기 곱셈기 276에서 c_1,N-3과 곱해져 상기 합산기 290으로 출력되고, 이러한 식으로 마지막 쉬프트 레지스터 268의 값 a_N-2는 마지막 곱셈기 278에서 c_1,1과 곱해져 상기 합산기 290으로 출력된다.

상기 합산기 290은 상기 첫 번째 곱셈기 그룹 296으로부터의 곱들을 합하여 그 결과를 S₁의 마지막 N 번째 원소 s_1,N-1로서 출력한다. 상기 s_1,N-1은 하기의 <수학식 17>과 같다.

이로써 상기 합산기 290은 출력 신호열 S₁의 N개의 모든 원소들을 출력하게 된다.

상기 마스크 시퀀스 M₁을 가지고 출력 신호열 S₁을 얻는 상기 동작은, 나머지 U-1개의 마스크 시퀀스들 M₂, M₃, ... ,M_U를 가지고 대응하는 출력 신호열들 S₂, S₃, ... ,S_U를 얻는 과정에도 동일하게 적용된다.

이하 마지막 마스크 시퀀스 M_U에 대하여 마지막 출력 신호열 S_U를 얻는 동작을 설명한다. 여기서 상기 마지막 출력 신호열 S_U는 하기의 <수학식 18>과 같다.

마지막 곱셈기 그룹 298의 곱셈기들 280, 282, 284, 286, 288은 상기 쉬프트 레지스터 그룹 294로부터의 값들에 대하여, 마지막 마스크 시퀀스 M_U에 대한 마스크 연산 행렬 C_U=Q^-1M_UQ의 첫 번째 행의 값들 c_U,0, c_U,N-1, c_U,N-2, c_U,N-3, ... , c_U,1을 각각 곱하여 출력한다. 이후, N회의 쉬프트 연산, 곱셈 연산, 합산 연산을 반복하면, 마지막 합산기 292는 최종적으로 N개의 원소들을 가지는 상기 출력 신호열 S_U를 출력한다.

이상에서 상세히 설명한 동작에 의해 상기 마스크 연산 수행기 240은 원하는 출력 신호열들 S₁, S₂, S₃, ... , S_U를 병렬로 출력한다.

도 4는 본 발명에 따라 쉬프트 레지스터들을 이용한 마스크 연산 수행기 240 구성의 일 예를 나타낸 것이다. 여기에는 8비트의 입력 시퀀스에 대해 2개의 출력 신호열들을 생성하기 위한 간단한 구성을 도시하였다.(N=8, U=2) 즉, 도 2에서 마스크 생성기 230은 2개의 마스크 시퀀스들 M₁,M₂를 발생시키고, 마스크 연산 수행기 240은 IFFT 220로부터의 입력 시퀀스과 상기 마스크 시퀀스들을 가지고 2개의 출력 신호열들 S₁,S₂를 생성한다.

상기 도 4를 참조하면, 마스크 연산 수행기 240은 8개의 쉬프트 레지스터들 300, 301, 302, 303, 304, 305, 306, 307과, 제1 출력 신호열 S₁을 위한 제1 곱셈기들 310, 311, 312, 313, 314, 315, 316, 317과 제1 합산기 320, 제2 출력 신호열 S₂를 위한 제2 곱셈기 330, 331, 332, 333, 334, 335, 336, 337과 제2 합산기 340으로 구성되어 있다.

먼저 상기 마스크 연산 수행기 240의 입력 시퀀스 A를 하기의 <수학식 19>와 같이 표시한다. 여기서 X는 IFFT 220의 입력이다.

상기 제1 곱셈기들 310 내지 317은 각각의 입력들에 대하여 하여 제1 마스크 시퀀스 M₁에 대한 마스크 연산 행렬 C₁의 첫 번째 행의 값들 c_1,0, c_1,7, c_1,6, c_1,5, ... c_1,1을 각각 곱하며, 상기 제1 합산기 320은 상기 제1 곱셈기들 310 내지 317로부터의 곱들을 합산하여 제1 출력 신호열 S₁을 출력한다. 또한 상기 제2 곱셈기 330 내지 337은 각각의 입력들에 대하여 하여 제2 마스크 시퀀스 M₂에 대한 마스크 연산 행렬 C₂의 첫 번째 행의 값들 c_2,0, c_2,7, c_2,6, c_2,5, ... c_2,1을 각각 곱하며, 상기 제2 합산기 340은 상기 제2 곱셈기들 330 내지 337로부터의 곱들을 합산하여 제2 출력 신호열 S₂를 출력한다. 그러면 상기 제1 및 제2 출력 신호열들 S₁, S₂는 하기의 <수학식 20>과 같다.

보다 상세히 설명하면, 상기 마스크 연산 수행기 240은 하나의 입력 시퀀스 A에 대하여 8회의 동작을 반복한다.

쉬프트 레지스터들 300 내지 307이 각각 a₀, a₁, a₂, a₃, ... , a₇로 초기화된 후, 먼저 상기 쉬프트 레지스터 300의 값 a₀은 상기 제1 곱셈기 310에서 c_1,0과 곱해져 상기 제1 합산기 320으로 출력되고, 상기 쉬프트 레지스터 301의 값 a₁은 상기 제1 곱셈기 311에서 c_1,7과 곱해져 상기 제1 합산기 320으로 출력되고, 상기 쉬프트 레지스터 302의 값 a₂는 상기 제1 곱셈기 312에서 c_1,6과 곱해져 상기 제1 합산기 320으로 출력되고, 상기 쉬프트 레지스터 303의 값 a₃은 상기 제1 곱셈기 313에서 c_1,5와 곱해져 상기 제1 합산기 320으로 출력되고, 상기 쉬프트 레지스터 304의 값 a₄는 상기 제1 곱셈기 314에서 c_1,4와 곱해져 상기 제1 합산기 320으로 출력되고, 상기 쉬프트 레지스터 305의 값 a₅는 상기 제1 곱셈기 315에서 c_1,3과 곱해져 상기 제1 합산기 320으로 출력되고, 상기 쉬프트 레지스터 306의 값 a₆은 상기 제1 곱셈기 316에서 c_1,2와 곱해져 상기 제1 합산기 320으로 출력되고, 상기 쉬프트 레지스터 307의 값 a₇은 상기 제1 곱셈기 317에서 c_1,1과 곱해져 상기 제1 합산기 320에 출력된다.

상기 제1 합산기 320은 상기 제1 곱셈기들 310 내지 317로부터의 곱들을 합산하여 그 결과를 제1 출력 신호열 S₁의 첫 번째 원소 s_1,0으로 출력한다. 상기 s_1,0은 하기의 <수학식 21>과 같다.

동시에 상기 쉬프트 레지스터 300의 값 a₀은 상기 제2 곱셈기 330에서 c_2,0과 곱해져 상기 제2 합산기 340으로 출력되고, 상기 쉬프트 레지스터 301의 값 a₁은 상기 제2 곱셈기 331에서 c_2,7과 곱해져 상기 제2 합산기 340으로 출력되고, 상기 쉬프트 레지스터 302의 값 a₂는 상기 제2 곱셈기 332에서 c_2,6과 곱해져 상기 제2 합산기 340으로 출력되고, 상기 쉬프트 레지스터 303의 값 a₃은 상기 제2 곱셈기 333에서 c_2,5와 곱해져 상기 제2 합산기 340으로 출력되고, 상기 쉬프트 레지스터 304의 값 a₄는 상기 제2 곱셈기 334에서 c_2,4와 곱해져 상기 제2 합산기 340으로 출력되고, 상기 쉬프트 레지스터 305의 값 a₅는 상기 제2 곱셈기 335에서 c_2,3과 곱해져 상기 제2 합산기 340으로 출력되고, 상기 쉬프트 레지스터 306의 값 a₆은 상기 제2 곱셈기 336에서 c_2,2와 곱해져 상기 제2 합산기 340에 출력되고, 상기 쉬프트 레지스터 307의 값 a₇은 상기 제2 곱셈기 337에서 c_2,1과 곱해져 상기 제2 합산기 340으로 출력된다.

상기 제2 합산기 340은 상기 제2 곱셈기들 330 내지 337로부터의 곱들을 합산하여 그 결과를 제2 출력 신호열 S₂의 첫 번째 원소 s_2,0으로 출력한다. 상기 s_2,0는 하기의 <수학식 22>와 같다.

다음으로, 상기 쉬프트 레지스터들 300 내지 307은 각각 그 값을 왼쪽으로 하나씩 동시에 쉬프트 하여 a₁, a₂, a₃, ... a₇, a₀의 값들을 갖게 된다. 상기 쉬프트된 값들에 대하여 상기 곱셈기들과 상기 합산기들은 앞서 언급한 바와 같은 동작을 수행하여 상기 제1 출력 신호열 S₁과 상기 제2 출력 신호열 S₂의 두 번째 원소들 s_1,1과 s_2,1을 출력한다.

이상과 같은 동작을 8회 반복하면 최종 출력 신호열들 S₁,S₂는 하기의 <수학식 23>과 같다.

즉, 상기 제1 및 제2 출력 신호열들은 하기의 <수학식 24>와 같다.

한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되지 않으며, 후술되는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

이상에서 상세히 설명한 바와 같이 동작하는 본 발명에 있어서, 개시되는 발명중 대표적인 것에 의하여 얻어지는 효과를 간단히 설명하면 다음과 같다.

본 발명은, OFDM 시스템에서 SLM 방식으로 PAPR을 저감할 때에 U개의 IFFT들을 병렬로 사용하는 대신 쉬프트 레지스터들을 이용하여 하나의 IFFT를 공유하도록 구성함으로써, OFDM 송신기 시스템의 복잡도와 구현 비용을 줄일 수 있는 효과가 있다.

Claims

입력 신호블럭을 복수의 마스크 시퀀스들로 마스킹한 후 역 고속 퓨리에 변환한 복수의 결과들 중 최소의 첨두대평균 전력 비를 가지는 결과를 선택하는 직교주파수분할다중화(OFDM) 통신 시스템의 송신기에 있어서,

상기 입력 신호블럭을 역 고속 퓨리에 변환하여 역 고속 퓨리에 변환(IFFT)된 시퀀스를 출력하는 하나의 역 고속 퓨리에 변환기와,

상기 역 고속 퓨리에 변환된 시퀀스의 비트들을 각각 저장하고 순환 쉬프트시키면서 출력하는 쉬프트 레지스터들과,

상기 마스크 시퀀스들 각각에 대하여, 해당하는 마스크 시퀀스에 따라 정해지는 계수들을 상기 쉬프트 레지스터들로부터 출력되는 비트들에 각각 곱하는 복수의 곱셈기 그룹들과,

상기 복수의 곱셈기 그룹들로부터의 곱셈결과들을 합산하여 출력하는 상기 복수의 곱셈기 그룹들 각각에 대응하는 복수의 합산기들을 포함하여 구성되는 것을 특징으로 하는 송신기.
제 1 항에 있어서, 상기 계수들은 하기의 수학식에 의해 정해지는 것을 특징으로 하는 송신기.

여기서 상기 c_p,q은 p번째 마스크 시퀀스에 따라 정해지는 마스크 연산 행렬 c_p의 q번째 계수이며, 상기 N은 상기 입력 신호블럭의 크기이고, 상기 m_p,i는 p번째 마스크 시퀀스의 i번째 비트이고, 상기 e는 자연로그임.
제 1 항에 있어서, 상기 복수의 곱셈기 그룹들은,

상기 쉬프트 레지스터들의 개수만큼의 곱셈기들로 각각 구성되는 것을 특징으로 하는 송신기.
제 1 항에 있어서, 상기 쉬프트 레지스터들은,

상기 역 고속 퓨리에 변환된 시퀀스의 비트들이 완전히 순환될 때까지 상기 역 고속 퓨리에 변환된 시퀀스의 비트들을 쉬프트시키는 것을 특징으로 하는 송신기.
입력 신호블럭을 복수의 마스크 시퀀스들로 마스킹한 후 역 고속 퓨리에 변환한 복수의 결과들 중 최소의 첨두대평균 전력 비를 가지는 결과를 선택하는 직교주파수분할다중화(OFDM) 통신 시스템의 송신 방법에 있어서,

상기 입력 신호블럭을 역 고속 퓨리에 변환하여 역 고속 퓨리에 변환(IFFT)된 시퀀스를 출력하는 과정과,

상기 마스크 시퀀스들 각각에 대하여, 해당하는 마스크 시퀀스에 따라 정해지는 계수들을 상기 역 고속 퓨리에 변환된 시퀀스의 비트들에 각각 곱하고, 상기 곱셈결과들을 합산하는 과정과,

상기 역 고속 퓨리에 변환된 비트들을 순환 쉬프트시키면서 상기 곱하고 합산하는 과정을 반복하는 과정을 포함하여 구성되는 것을 특징으로 하는 송신기.
제 5 항에 있어서, 상기 계수들은 하기의 수학식에 의해 정해지는 것을 특징으로 하는 방법.

여기서 상기 c_p,q은 p번째 마스크 시퀀스에 따라 정해지는 마스크 연산 행렬 c_p의 q번째 계수이며, 상기 N은 상기 입력 신호블럭의 크기이고, 상기 m_p,i는 p번째 마스크 시퀀스의 i번째 비트이고, 상기 e는 자연로그임.
제 5 항에 있어서, 상기 반복하는 과정은,

상기 역 고속 퓨리에 변환된 시퀀스의 비트들이 완전히 순환될 때까지 상기 곱하고 상기 합산하는 과정을 반복하는 것을 특징으로 하는 방법.