KR20040071962A - 게이트 전극 에칭 방법 - Google Patents

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박영렬
양태호
오종민
문경섭
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삼성전자주식회사
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Abstract

본 발명에 따른 게이트(gate) 전극 에칭(etching) 방법은, 반도체 기판 상에 형성되고 게이트 절연막이 증착된 게이트 전극에 대한 에칭을 실행할 때, HBr/HeO2으로 게이트 전극에 대한 에칭을 실행한다. 또한, 상술한 게이트 전극 에칭 방법은 CF4가 더 부가되어 게이트 전극에 대한 에칭을 실행하는 것을 특징으로 한다. 상술한 바와 같은 게이트 전극 에칭 방법에 의해, Cl2/HBr 플라즈마 가스에 의한 에칭으로 발생되는 게이트 전극의 상부측이 협소해지는 현상을 방지하는 것이 가능하고, 또한, 게이트 전극의 전체적인 외형에 변형이 발생되는 현상을 방지하는 것이 가능하다.

Description

게이트 전극 에칭 방법{Etching method for gate electrode}
본 발명은 게이트(gate) 절연막이 증착된 게이트 전극에 대한 에칭(etching)을 실행하는 방법에 관한 것이고, 보다 상세하게는 게이트 전극에 변형을 주지 않으면서도 게이트 전극에 대한 에칭이 가능한 에칭 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라, 보다 빠른 동작 속도를 요구하는 장치가 계속적으로 개발되고 있다. 특히, 에스램(SRAM), 씨피유(CPU) 등과 같은 고집적 및고속을 요구하는 전자 장치를 제조하는데 사용되는 반도체 소자와 반도체 기판 사이에는 게이트 전극이 형성되는데 이 때 반도체 소자와 반도체 기판 사이에 게이트 전극의 공핍 영역이 형성되는 것을 방지하기 위해 게이트 전극에 대한 디포지션(deposition) 후 이온을 주입하는 임플랜트(implant) 공정이 있다.
상술한 임플랜트 공정시 도핑되는 임플랜트 도펀트(dophant)에 개방되어 임플랜트된 게이트 전극의 영역(주로 게이트 전극의 상부)에서는 에칭시 도핑된 임플랜트 도펀트가 불순물로 작용한다. 즉, 현재 반도체 제조 공정에서 일반적으로 사용하고 있는 Cl2/HBr 에칭 플라즈마를 사용하여 게이트 전극에 대해 등방성 에칭 공정을 진행할 때에는, 임플랜트 도펀트가 공급된 영역에서는 상술한 도펀트가 전기적으로 대전된 상태가 되므로 이 부분에서는 상대적으로 게이트 전극에 대한 에칭률의 변화가 발생되고, 이로 인한, 에칭 속도의 차이에 의해 게이트 전극의 외형에 변형이 발생된다.
이를 도면을 통해 설명하면, 종래의 게이트 전극 에칭 방법에 의해 에칭된 게이트 전극에 대한 단면도이다. 도 1에 도시되어 있는 바와 같이, 반도체 기판(13) 상에 위치되고, 게이트 절연막이 증착되고 에칭되어 스페이서(spacer; 12)가 형성된 게이트 전극(11)은 상부가 좁은 기둥 형상을 하고 있다. 그 이유는 상술한 바와 같이 인플랜트 도펀트의 개방 정도에 의해 게이트 전극(11)의 각 부분에 대한 Cl2플라즈마 가스에 대한 에칭률이 다르고, 특히, 인플랜트 도펀트에 의해 보다 많이 개방된 게이트 전극(11)의 상부 부분은 상대적으로 에칭률이 빠르기 때문이다. 이러한 게이트 전극(11)의 상부 부분이 협소되는 정도가 커짐에 의해, 게이트 전극에 금속을 접속하는 공정에서 저항을 낮추기 위해 사용하는 Co 또는 Ti 샐리사이드(salicide) 공정시 접속 불량 등과 같은 문제가 유발될 수 있다.
따라서, 본 발명의 목적은 반도체 기판 상에 형성되고 게이트 절연막이 증착된 게이트 전극에 대한 에칭에 의해 게이트 전극의 외형에 변형을 발생시키지 않는 에칭 방법을 제공하는 것이다.
도 1은 종래의 게이트 전극(gate electrode) 에칭 방법에 의해 에칭된 게이트 전극에 대한 단면도, 그리고
도 2는 본 발명에 따른 게이트 전극 에칭 방법에 의해 에칭된 게이트 전극에 대한 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
13: 반도체 기판
11, 21: 게이트 전극
12, 22: 스페이서
본 발명에 따른 게이트 전극 에칭 방법은, 반도체 기판 상에 형성되고 게이트 절연막이 증착된 게이트 전극에 대한 에칭(etching)을 실행할 때, HBr/HeO2으로 게이트 전극에 대한 에칭을 실행하는 것을 특징으로 한다.
상술한 바와 같은 방법에 의해, 즉 Cl2/HBr 플라즈마 가스에 의한 에칭으로 발생되는 게이트 전극의 상부측이 협소해지는 현상을 방지하는 것이 가능하다.
또한, 상술한 게이트 전극 에칭 방법은 CF4가 더 부가되어 게이트 전극에 대한 에칭을 실행하는 것을 특징으로 한다.
이러한 방법에 의해, 게이트 전극에 대한 에칭시, 게이트 전극의 상부가 협소해지는 현상뿐만 아니라 전체적인 외형에 변형이 발생되는 현상을 방지하는 것이 가능하다.
이하 도면을 참조하여 본 발명에 따른 게이트 전극 에칭 방법에 대해 자세히설명한다.
도 2는 본 발명에 따른 게이트 전극 에칭 방법에 의해 에칭된 게이트 전극에 대한 단면도이다. 도 2에 도시되어 있는 바와 같이, 반도체 기판(23) 상에 형성되어 있는 게이트 전극(21)의 측벽 외부에는 스페이서(22)가 형성되어 있고, 게이트 전극(21)의 외형은 도 1의 게이트 전극(11)과 같이 상부측이 협소해진 기둥형상으로 변형되어 있지 않는 형태이다.
본 발명에 의한 게이트 전극 에칭 방법은 게이트 전극에 대한 에칭시 일반적으로 사용되는 Cl2에칭제를 배제함으로써, Cl* 프라즈마 형성시 화학적인 에칭 특성 강화로 등방성 에칭에 의한 게이트 전극의 상부측 외형에 노칭(notching)이 유발되는 것을 방지함으로써 달성되는 것이 가능하다.
여기서, 게이트 전극(21)의 에칭 반응식은 다음과 같다.
HBr + Si ---> Si(x)Br(y) + H* ↑
Si(x)Br(y)은 중합체 부산물로서, 측벽에 대한 패시베이션(passivation)의 원인이 된다.
그리고, 부가된 가스인 CF4가 일으키는 반응 화학식은 다음과 같다.
CF4 + Si ---> Si(x)F(y) + Si(x) + Si(x)C(y)
Si(x)F(y)는 휘발 성분의 부산물이다.
그리고, 임플랜트 도펀트에 개방되지 않은 영역에서는 Cl2를 포함하는 주 에칭 가스를 사용하여 수직 외형을 구현하는 것이 가능하다.
본 발명은 상술한 바에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위 내에서 다양하게 변경 실시할 수 있음은 당 업계의 기술 분야에서 통상의 지식을 가진 자라면 누구나 이해할 것이다.
상술한 바와 같이, 본 발명에 따른 게이트 전극 에칭 방법은, Cl2성분을 배제한 HBr/HeO2가스 및 부가 첨가된 CF4에 의한 에칭을 제공함으로써, Cl2성분을 포함하는 가스에 의한 에칭시, 임플랜트 도펀트에 개방된 영역 및 그 이외의 영역과의 에칭률이 다름으로서 발생되는 게이트 전극의 변형, 특히 상부측이 협소해지는 변형이 발생되는 것을 방지하는 것이 가능하다.

Claims (2)

  1. 반도체 기판 상에 형성되고 게이트(gate) 절연막이 증착된 게이트 전극에 대한 에칭(etching)을 실행하는 게이트 전극 에칭 방법에 있어서,
    상기 에칭 방법은 HBr/HeO2으로 상기 게이트 전극에 대한 에칭을 실행하는 것을 특징으로 하는 게이트 전극 에칭 방법.
  2. 제 1항에 있어서, 상기 게이트 전극 에칭 방법은 CF4가 더 부가되어 상기 게이트 전극에 대한 에칭을 실행하는 것을 특징으로 하는 게이트 전극 에칭 작용제.
KR1020030007884A 2003-02-07 2003-02-07 게이트 전극 에칭 방법 KR20040071962A (ko)

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* Cited by examiner, † Cited by third party
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KR100702804B1 (ko) * 2005-12-28 2007-04-03 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법

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