KR20040060200A - Method for fabricating gate poly in a semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 소자의 집적도가 높이지면서 디자인 룰의 크기가 작아지는 소자에서 요구되는 미세 선폭을 갖는 반도체 소자의 게이트 전극 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of forming a gate electrode of a semiconductor device having a fine line width required in a device in which the degree of integration of the device increases and the size of the design rule decreases.
현재 반도체장치의 제조기술의 발달과 그 응용분야가 확장되어 감에 따라 반도체 소자의 집적도 증가에 대한 연구 및 개발이 꾸준히 발전되고 있다. 이렇게 반도체 소자의 집적도가 증가됨에 따라 소자의 미세화 기술을 기본으로 한 연구가 추진되고 있다.As the development of semiconductor device manufacturing technology and its application field have been expanded, research and development on the increase in the degree of integration of semiconductor devices have been steadily developing. As the degree of integration of semiconductor devices increases, researches based on technology for miniaturization of devices are being promoted.
이에 반도체 소자의 미세화에 따라 반도체 소자가 고집적화되어 감에 따라 모스 전계효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor)의 게이트 전극 또는 비트 라인 등의 배선 선폭 또한 줄어들고 있는 실정이다.Accordingly, as semiconductor devices become more integrated with the miniaturization of semiconductor devices, wiring line widths of gate electrodes or bit lines of a metal oxide semiconductor field effect transistor are also decreasing.
도 1a 내지 도 1c는 종래 기술에 의한 반도체 소자의 게이트 전극 제조 방법을 나타낸 공정 순서도이다.1A to 1C are process flowcharts illustrating a method of manufacturing a gate electrode of a semiconductor device according to the prior art.
도 1a에 도시된 바와 같이, 반도체 기판(10)의 전면에 게이트 절연막(11), 도전체막(12) 및 반사 방지막(13)을 순차 증착한 후에, 반사 방지막(13) 상부에 게이트 영역을 정의하기 위한 포토레지스트 패턴(14)을 형성한다. 이때 기판(10) 전면에 증착되는 게이트 절연막(11)은 열산화막이며, 그 위에는 도전체막(12)으로서 도프트 폴리실리콘층(doped polysilicon)이 증착된다.As shown in FIG. 1A, after sequentially depositing the gate insulating film 11, the conductor film 12, and the anti-reflection film 13 on the entire surface of the semiconductor substrate 10, the gate region is defined on the anti-reflection film 13. A photoresist pattern 14 for forming is formed. In this case, the gate insulating film 11 deposited on the entire surface of the substrate 10 is a thermal oxide film, and a doped polysilicon layer is deposited on the conductive film 12.
이후, 포토레지스트 패턴(14)에 맞추어서 반사 방지막(13)을 식각한 후에 이피디(EPD : End Point Detection) 장비를 이용하여 폴리 실리콘층(12)을 과도 식각함으로써, 도 1b에 도시된 바와 같은 노치 프로파일(notch profile)을 갖는 게이트 전극(15)을 형성한다. 이후, 결과물에서 포토레지스트 패턴(14)을 제거한다.Thereafter, after the anti-reflection film 13 is etched in accordance with the photoresist pattern 14, the polysilicon layer 12 is excessively etched using an End Point Detection (EPD) device, thereby as shown in FIG. 1B. A gate electrode 15 having a notch profile is formed. Thereafter, the photoresist pattern 14 is removed from the resultant.
그런 다음, 게이트 전극(15)이 형성된 반도체 기판(10)의 전면에 스페이서용절연막을 증착한 후에 이를 전면 식각 공정을 이용하여 식각함으로써, 도 1c에 도시된 바와 같이 게이트 전극(15)의 측벽에 스페이서(16)를 형성한다.Thereafter, an insulating film for spacers is deposited on the entire surface of the semiconductor substrate 10 on which the gate electrode 15 is formed, and then etched by using a front surface etching process, thereby as shown in FIG. 1C. The spacer 16 is formed.
종래 기술에 의한 게이트 전극 형성 방법은 포토레지스트 패턴을 이용하여 노치 프로파일을 갖는 게이트 전극을 형성함으로써 미세 선폭을 갖는 게이트 전극 형성이 가능하지만, 이러한 미세 선폭을 갖는 게이트 전극 또는 비트 라인 등의 반도체 소자를 제조하기 위해서는 해당 소자를 패터닝하기 위한 축소된 소자 패턴을 갖는 마스크의 적용이 필수적이다. 게다가 미세 마스크의 축소뿐만 아니라 미세한 포토레지스트 패턴을 노광하기 위한 새로운 노광원이나 노광 장치의 개발이 뒤따라야만 한다.In the gate electrode forming method according to the related art, a gate electrode having a fine line width can be formed by forming a gate electrode having a notched profile using a photoresist pattern, but a semiconductor device such as a gate electrode or a bit line having such a fine line width can be formed. For fabrication, application of a mask with a reduced device pattern for patterning the device is essential. In addition, the development of a new exposure source or exposure apparatus for exposing the fine photoresist pattern as well as the reduction of the fine mask must be followed.
또한, 식각 공정을 이용하여 노치 프로파일을 갖는 게이트 전극을 형성하는 것은 실제 식각 공정 제어의 어려움에 의해서 적용되기 어려운 문제점이 있다.In addition, forming a gate electrode having a notch profile using an etching process has a problem that it is difficult to apply due to the difficulty of the actual etching process control.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 미세 선폭을 갖는 게이트 전극 형성을 위해 필요한 포토레지스터 패턴 형성의 어려움을 보안할 수 있기 때문에 미세한 선폭 게이트 전극을 형성하고, 게이트 전극을 저항을 향상시킬 수 있는 반도체 소자의 게이트 전극 형성 방법을 제공하고자 한다.An object of the present invention is to solve the problems of the prior art, and because it is possible to secure the difficulty of forming a photoresist pattern required for the formation of a gate electrode having a fine line width to form a fine line width gate electrode, and the gate electrode A method of forming a gate electrode of a semiconductor device capable of improving resistance is provided.
상기와 같은 목적을 달성하기 위하여 본 발명은, 반도체 소자의 게이트 전극 제조 방법에 있어서, 반도체 기판 상부에 게이트 절연막을 형성하고 그 위에 얇은 도전막으로 이루어진 제 1 패턴을 형성하는 단계와, 상기 기판 전면에 희생 절연막을 형성하고 상기 희생 절연막을 식각해서 상기 제 1 패턴 보다 폭이 넓도록 트렌치를 형성하는 단계와, 상기 트렌치에 도전막을 증착하고 이를 평탄화하여 제 2 패턴을 형성하는 단계와, 상기 제 1패턴 측벽을 제외하고 나머지 희생 절연막을 제거하여 하부 스페이서를 형성함과 동시에 제 1패턴과 제 2패턴으로 이루어진 T형 구조의 게이트 전극을 형성하는 단계를 포함한다.In order to achieve the above object, the present invention provides a method for manufacturing a gate electrode of a semiconductor device, the method comprising: forming a gate insulating film on a semiconductor substrate and forming a first pattern made of a thin conductive film thereon; Forming a sacrificial insulating film in the trench and etching the sacrificial insulating film to form a trench wider than the first pattern; depositing a conductive film in the trench and planarizing the trench to form a second pattern; Removing the remaining sacrificial insulating layer except for the pattern sidewalls to form a lower spacer, and simultaneously forming a T-type gate electrode including a first pattern and a second pattern.
도 1a 내지 도 1c는 종래 기술에 의한 반도체 소자의 게이트 전극 제조 방법을 나타낸 공정 순서도이고,1A to 1C are process flowcharts illustrating a method for manufacturing a gate electrode of a semiconductor device according to the prior art;
도 2a 내지 도 2h는 본 발명에 따른 게이트 전극 형성 과정을 도시한 공정 단면도이다.2A to 2H are cross-sectional views illustrating a process of forming a gate electrode according to the present invention.
＜도면의 주요부분에 대한 부호의 설명＞<Description of the code | symbol about the principal part of drawing>
100 : 반도체 기판 101 : 게이트 절연막100 semiconductor substrate 101 gate insulating film
102 : 제 1 도전막 102a : 제 1 패턴102: first conductive film 102a: first pattern
103, 105 : 포토레지스트 패턴 104 : 희생 절연막103 and 105 photoresist pattern 104 sacrificial insulating film
106 : 트렌치 107 : 제 2 도전막106: trench 107: second conductive film
108 : 게이트 전극108: gate electrode
이하, 첨부한 도면을 참조하여 바람직한 실시 예에 대하여 상세히 설명한다.Hereinafter, exemplary embodiments will be described in detail with reference to the accompanying drawings.
본 발명에 따른 반도체 소자의 게이트 전극은, 도 2h에 도시된 바와 같이, 반도체 기판(100)의 상부에 형성된 게이트 절연막(101)과, 게이트 절연막(101)의 상부에 얇은 도전막으로 이루어진 제 1 패턴(102a)과 그 위에 제 1 패턴(102a)보다 넓은 폭을 갖는 제 2 패턴(107a)으로 이루어진 T형 구조를 갖는 게이트 전극(108)과, 게이트 전극(108)의 제 1 패턴(102a) 측벽에 형성된 하부 스페이스(104b)를 구비한다.As shown in FIG. 2H, the gate electrode of the semiconductor device according to the present invention includes a gate insulating film 101 formed on the semiconductor substrate 100 and a first conductive film formed on the gate insulating film 101. A gate electrode 108 having a T-shaped structure composed of a pattern 102a and a second pattern 107a having a wider width than the first pattern 102a, and a first pattern 102a of the gate electrode 108. Lower space 104b formed in the side wall is provided.
상기와 같은 구조를 갖는 반도체 소자의 게이트 전극을 형성하는 과정은 도 2a 내지 도 2h를 참조하여 설명한다. 도 2a 내지 도 2h는 본 발명에 따른 게이트 전극 형성 과정을 도시한 공정 단면도이다.A process of forming the gate electrode of the semiconductor device having the above structure will be described with reference to FIGS. 2A to 2H. 2A to 2H are cross-sectional views illustrating a process of forming a gate electrode according to the present invention.
도 2a에 도시된 바와 같이, 반도체 기판(100)의 상부 전면에 게이트 절연막(101) 및 제 1 도전막(102)을 순차적으로 형성한 후에 제 1 패턴을 위한 포토레지스트 패턴(103)을 형성한다. 이때 반도체 기판(100) 전면에 증착되는 게이트 절연막(101)은 열산화막이며, 그 위에는 도전막(102)으로 사용되는 물질은 도프트 폴리실리콘(doped polysilicon)이다.As shown in FIG. 2A, after the gate insulating film 101 and the first conductive film 102 are sequentially formed on the upper surface of the semiconductor substrate 100, the photoresist pattern 103 for the first pattern is formed. . In this case, the gate insulating film 101 deposited on the entire surface of the semiconductor substrate 100 is a thermal oxide film, and the material used as the conductive film 102 is doped polysilicon.
그런 다음, 게이트 절연막(101)을 엔드포인트(endpoint)로 하여 포토레지스트 패턴(103)에 맞추어서 제 1 도전막(102)을 식각함으로써, 도 2b에 도시된 바와 같은 제 1 패턴(102a)을 형성한 후에 포토레지스트 패턴(103)을 제거한다. 제 1 패턴(102a)의 두께를 조절하여 노치의 두께를 조절할 수 있다.Then, by etching the first conductive film 102 in accordance with the photoresist pattern 103 using the gate insulating film 101 as an endpoint, the first pattern 102a as shown in FIG. 2B is formed. After that, the photoresist pattern 103 is removed. The thickness of the notch may be adjusted by adjusting the thickness of the first pattern 102a.
도 2c에 도시된 바와 같이, 제 1 패턴(102a)이 형성된 반도체 기판(100) 전면에 제 2 패턴이 형성될 영역을 정의하기 위한 희생 절연막(104)을 형성한 후에 희생 절연막(104)의 상부에 제 2 패턴이 형성될 영역을 정의하기 위한 포토레지스트 패턴(105)을 형성한다. 이때, 희생 절연막(104)은 실리콘 질화막으로 이루어져 있으며, 그 두께를 조절하여 고집적화에 적합한 작은 게이트를 형성할 수 있다.As shown in FIG. 2C, an upper portion of the sacrificial insulating film 104 is formed after the sacrificial insulating film 104 is formed on the entire surface of the semiconductor substrate 100 on which the first pattern 102a is formed to define a region in which the second pattern is to be formed. A photoresist pattern 105 for defining a region in which the second pattern is to be formed is formed. At this time, the sacrificial insulating film 104 is made of a silicon nitride film, it is possible to form a small gate suitable for high integration by controlling the thickness.
제 1 패턴(102a)을 엔드포인트(endpoint)로 하여 포토레지스트 패턴(105)에 맞춰서 희생 절연막(104)을 식각함으로써, 도 2d에 도시된 바와 같이, 절연막으로 이루어지며 트렌치(106)를 갖는 패터닝된 희생 절연막(104a)을 형성한다. 이때, 트렌치(106)의 폭은 제 1 패턴(102a)의 폭보다 넓으며, 트렌치(106)에는 도전 물질이 매립되어 제 2 패턴이 형성된다.By etching the sacrificial insulating film 104 in accordance with the photoresist pattern 105 using the first pattern 102a as an endpoint, as shown in FIG. 2D, the patterning is made of the insulating film and has the trench 106. The sacrificial insulating film 104a is formed. In this case, the width of the trench 106 is wider than the width of the first pattern 102a, and a conductive material is embedded in the trench 106 to form a second pattern.
그런 다음으로, 도 2e 내지 도 2f에 도시된 바와 같이, 결과물의 상부에 트렌치(106)이 완전히 매립되도록 제 2 도전막(107)을 증착한 후에 씨엠피(CMP : Chemical Mechanical Polishing) 또는 전면 식각 공정을 이용하여 패터닝된 희생 절연막(104a)이 완전히 드러나도록 제 2 도전막(107)을 제거하여 제 1 패턴(102a)의 폭보다 넓은 폭을 갖는 제 2 패턴(107a)을 형성함으로써, T형 구조를 갖는 게이트 전극(108)을 형성한다.Next, as illustrated in FIGS. 2E to 2F, CMP (Chemical Mechanical Polishing) or front etching is performed after the deposition of the second conductive layer 107 so that the trench 106 is completely buried in the upper portion of the resultant. T-type is formed by removing the second conductive film 107 so that the sacrificial insulating film 104a patterned using the process is completely exposed to form a second pattern 107a having a width larger than that of the first pattern 102a. A gate electrode 108 having a structure is formed.
이후, 도 2g에 도시된 바와 같이, 패터닝된 희생 절연막(104a)을 습식 식각인 블랭킷 식각으로 제거하여 제 2 패턴(107a)을 돌출시킨다. 이때 패터닝된 희생 절연막(104a)을 식각할 때 제 2 패턴(107a)의 하단 끝부분을 엔드포인트로하여 식각함으로써, 식각되지 않고 남은 패터닝된 희생 절연막(104a)을 이용하여 제 1 패턴(102a)의 양측벽에 스페이서를 형성시킬 수 있다.Thereafter, as shown in FIG. 2G, the patterned sacrificial insulating layer 104a is removed by blanket etching, which is a wet etching, to protrude the second pattern 107a. At this time, when the patterned sacrificial insulating film 104a is etched, the lower end portion of the second pattern 107a is etched as an endpoint to thereby etch the first pattern 102a using the remaining patterned sacrificial insulating film 104a. Spacers may be formed on both side walls of the spacer.
그런 다음, 식각되지 않고 남은 패터닝된 희생 절연막(104a)을 건식 식각하여 제 1 패턴(102a)의 양측벽에 스페이서(104b)를 형성한다. 그 결과 제 2 패턴(107a)과 제 1 패턴(102a)으로 이루어진 게이트 전극(108)이 형성된다.Thereafter, the patterned sacrificial insulating film 104a remaining without etching is dry-etched to form spacers 104b on both sidewalls of the first pattern 102a. As a result, the gate electrode 108 formed of the second pattern 107a and the first pattern 102a is formed.
여기서, 제 1 패턴(102a)의 양측벽에 형성되는 스페이서(104b)의 두께는 제 1 패턴(102a)의 측벽에서 제 2 패턴(107a) 측벽까지의 폭을 갖으며, 이러한 스페이서(104b)의 두께를 조절하여 게이트 전극(108)의 저항을 조절할 수 있다.Here, the thickness of the spacer 104b formed on both sidewalls of the first pattern 102a has a width from the sidewall of the first pattern 102a to the sidewall of the second pattern 107a, The resistance of the gate electrode 108 may be adjusted by adjusting the thickness.
제 1 및 제 2 패턴(102a, 107a)은 도프트 폴리실리콘으로 이루어져 있으며, 특히 제 2 패턴(107a)은 도프트 폴리실리콘, 금속 물질 또는 폴리실리콘과 금속 물질의 조합으로 이루어져 있다.The first and second patterns 102a and 107a are made of doped polysilicon, and in particular, the second pattern 107a is made of doped polysilicon, a metallic material or a combination of polysilicon and a metallic material.
이상 설명한 바와 같이, 본 발명은 트렌치가 형성된 희생 절연막으로 제 1 패턴의 위에 제 1 패턴보다 넓은 폭을 갖는 제 2 패턴을 형성하여 T형 구조를 갖는 게이트 전극을 형성함으로써, 미세 선폭을 갖는 게이트 전극 형성을 위해 필요한 포토레지스터 패턴 형성의 어려움을 보안할 수 있기 때문에 미세한 선폭 게이트 전극을 형성할 수 있다.As described above, according to the present invention, a gate electrode having a fine line width is formed by forming a gate electrode having a T-type structure by forming a second pattern having a wider width than the first pattern on the first pattern with a sacrificial insulating film having trenches formed therein. Since the difficulty of forming the photoresist pattern required for forming can be secured, a fine line width gate electrode can be formed.
또한, 본 발명은 제 1 패턴의 측벽에 스페이서를 형성함으로써, 제 2 패턴의 상면뿐만 아니라 측벽에도 실리사이드를 형성할 수 있기 때문에 게이트 전극의 저항을 줄여 RC 딜레이(delay)를 줄임으로써 반도체 소자의 응답 속도를 향상시킬 수 있다.In addition, since the silicide may be formed on the sidewalls as well as the top surface of the second pattern by forming spacers on the sidewalls of the first pattern, the semiconductor device responds by reducing the RC delay by reducing the resistance of the gate electrode. Can improve speed.
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| KR1020020086739A KR20040060200A (en) | 2002-12-30 | 2002-12-30 | Method for fabricating gate poly in a semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20040060200A (en) |
-
2002
- 2002-12-30 KR KR1020020086739A patent/KR20040060200A/en not_active Application Discontinuation
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Legal Events
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