KR100589495B1 - Method for fabricating gate of semiconductor device - Google Patents
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Abstract
본 발명은 폴리 실리콘의 두께가 얇아짐으로써 게이트 산화막의 손상이 심화되는 것을 장지하고 게이트의 프로파일이 수직으로 유지하고 게이트 CD를 줄일 수 있도록하는 반도체 소자의 게이트 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a gate of a semiconductor device in which the thickness of the polysilicon becomes thin, which prevents the damage of the gate oxide film to deepen, and the gate profile is kept vertical and the gate CD can be reduced.
본 발명의 반도체 소자의 게이트 형성 방법은 소정의 소자가 형성된 기판상에 제1절연막 및 제2절연막을 형성하는 단계; 상기 제2절연막상에 제1패턴을 형성하는 단계; 상기 제1패턴으로 제2절연막을 식각하는 단계; 상기 식각된 제2절연막상에 제1도전체 및 제2도전체를 증착하는 단계; 상기 기판을 평탄화하는 단계; 상기 기판상에 제2패턴을 형성하는 단계; 및 상기 제2패턴을 이용하여 제2절연막을 식각하는 단계를 포함하여 이루어짐에 기술적 특징이 있다.A method of forming a gate of a semiconductor device of the present invention comprises the steps of forming a first insulating film and a second insulating film on a substrate on which a predetermined device is formed; Forming a first pattern on the second insulating film; Etching a second insulating layer with the first pattern; Depositing a first conductor and a second conductor on the etched second insulating film; Planarizing the substrate; Forming a second pattern on the substrate; And etching the second insulating layer using the second pattern.
따라서, 본 발명의 반도체 소자의 게이트 형성 방법은 질화층을 패턴하여 게이트 형성 영역을 확보하고 실리콘 및 텅스텐 실리사이드를 증착한 후 평탄화하고 패턴하여 게이트 및 스페이서를 형성함으로써, 게이트 프로파일을 수직으로 유지하고, 게이트 산화막의 손상을 최소화하고, 게이트의 크기를 줄일 수 있는 방법을 제공하는 장점이 있다.Therefore, the gate forming method of the semiconductor device of the present invention by patterning the nitride layer to secure the gate formation region, depositing silicon and tungsten silicide, and then planarizing and patterning to form the gate and spacer, thereby maintaining the gate profile vertically, There is an advantage of providing a method of minimizing damage to the gate oxide layer and reducing the size of the gate.
텅스텐 게이트, Tungsten gate,
Description
도 1a 내지 도 1c는 종래기술에 의한 반도체 소자의 게이트 형성 공정의 단면도.1A to 1C are cross-sectional views of a gate forming process of a semiconductor device according to the prior art.
도 2a 내지 도 2g는 본 발명에 의한 반도체 소자의 게이트 형성 공정의 단면도.2A to 2G are cross-sectional views of a gate forming process of a semiconductor device according to the present invention.
본 발명은 반도체 소자의 게이트 형성 방법에 관한 것으로, 보다 자세하게는 질화막을 식각하여 게이트 영역을 확보한 후, 실리콘 및 텅스텐 실리사이드를 순차적으로 적층하고 평탄화한 후, 패턴으로 스페이서를 형성하는 반도체 소자의 게이트 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a gate of a semiconductor device, and more particularly, to secure a gate region by etching a nitride film, sequentially stacking and planarizing silicon and tungsten silicide, and then forming a spacer in a pattern. It relates to a forming method.
일반적으로, 모스 트랜지스터의 게이트 전극은 폴리실리콘막을 사용하여 형성하여 왔다. 그러나, 반도체 소자의 고집적화에 따라 게이트 전극을 비롯한 각종 패턴이 미세화되고 있으며, 최근에는 0.15㎛ 선폭 이하까지 미세화가 진행되고 있다. 이에 따라, 통상적인 게이트 전극 형성시 사용되어 온 도핑된 폴리실리콘(doped polysilicon)은 그 자체의 높은 비저항 특성으로 인하여 지연 시간이 길어 빠른 동작을 요구하는 소자에 적용하기가 어려운 문제점이 있었다. 이러한 문제점은 반도체 장치의 고집적화에 따라 더욱 심각한 문제로 대두되고 있으며, 이를 개선하기 위하여 비저항이 낮은 텅스텐 실리사이드를 이용한 텅스텐 폴리사이드(polycide) 게이트 전극에 대한 관심이 증대되고 있다.In general, the gate electrode of the MOS transistor has been formed using a polysilicon film. However, with the high integration of semiconductor devices, various patterns including gate electrodes have been miniaturized, and in recent years, miniaturization has been progressed to 0.15 µm or less. Accordingly, doped polysilicon, which has been used in the conventional gate electrode formation, has a problem that it is difficult to apply to devices requiring fast operation because of its high resistivity. This problem is becoming more serious due to the high integration of semiconductor devices. In order to improve this problem, interest in tungsten polycide gate electrodes using tungsten silicide with low specific resistance is increasing.
한편, 텅스텐 실리사이드층은 사용되는 소오스 가스에 따라 모노 실란 텅스텐 실리사이드층(Mono Silane WSix)과 디클로로실란 텅스텐 실리사이드층(Dichlorosilane WSix)으로 나눌 수 있다. 디클로로실란 텅스텐 실리사이드층은 디클로로실란(SiH2Cl2)과 텅스텐 헥사 플루오르(WF6)를 소오스 가스로 하여 형성되며, 그 형성과정에서 불소(F)와 다량의 염소(Cl)가 발생되나 모노 실란 텅스텐 실리사이드층에 비해 불소 발생량이 훨씬 적다. 따라서, 이론적으로는 디클로로실란 텅스텐 실리사이드층이 게이트 라인의 한 구성요소로 사용되는 경우, 게이트 산화막의 두께가 모노 실란 텅스텐 실리사이드층이 사용될 때보다 얇아질 것으로 예상되었으며, 특히 게이트 산화막의 계면 특성이 개선되어 게이트 라인의 저항이 낮아져서 트랜지스터의 구동 전류(drive current)가 증가될 것으로 기대되었다.Meanwhile, the tungsten silicide layer may be divided into a mono silane tungsten silicide layer (Mono Silane WSix) and a dichlorosilane tungsten silicide layer (Dichlorosilane WSix) according to the source gas used. The dichlorosilane tungsten silicide layer is formed by using dichlorosilane (SiH 2 Cl 2 ) and tungsten hexafluorine (WF 6 ) as a source gas, and fluorine (F) and a large amount of chlorine (Cl) are generated during the formation of the monosilane. The amount of fluorine generated is much less than that of the tungsten silicide layer. Therefore, in theory, when the dichlorosilane tungsten silicide layer is used as a component of the gate line, it is expected that the thickness of the gate oxide film will be thinner than when the monosilane tungsten silicide layer is used, in particular, the interface characteristics of the gate oxide film are improved. As a result, the resistance of the gate line is lowered, which is expected to increase the drive current of the transistor.
도 1a 내지 도 1c는 종래 기술에 의한 반도체 소자의 게이트 형성 방법에 관 한 것이다.1A to 1C are directed to a gate forming method of a semiconductor device according to the prior art.
먼저, 도 1a는 STI(11) 및 소정의 소자가 형성된 기판(10)상에 게이트 산화막(12), 폴리 실리콘(13), 텅스텐 실리사이드(14) 및 질화막(15)을 순차적으로 증착하고 포토레지스트를 도포하고 게이트 패턴(16)을 현상 및 노광하는 단계에 관한 것이다.First, FIG. 1A sequentially deposits the
다음, 도 1b는 상기 형성된 게이트 패턴을 이용하여 상기 질화막을 식각하여 하드 마스크(17)를 형성하는 단계에 관한 것이다.Next, FIG. 1B relates to forming the
다음, 도 1c는 상기 형성된 하드 마스크를 이용하여 하부의 텅스텐 실리사이드 및 폴리 실리콘을 순차적으로 식각하여 텅스텐 게이트(18)를 형성하는 단계에 관한 것이다.Next, FIG. 1C illustrates a step of sequentially etching the lower tungsten silicide and the polysilicon using the formed hard mask to form the
그러나, 상기와 같은 종래의 반도체 소자의 게이트 형성 방법은 텅스텐 실리사이드를 식각한 후, 폴리 실리콘을 식각할 때 플라즈마에 의해 게이트 산화막에 손상을 입힐 가능성이 높으며 게이트 프로파일(Gate Profile)을 제어하는 데 어려운 문제점이 있다.However, the gate forming method of the conventional semiconductor device as described above is likely to damage the gate oxide film by plasma when etching tungsten silicide and then etching the polysilicon and difficult to control the gate profile. There is a problem.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 질화층을 패턴하여 게이트 형성 영역을 확보하고 실리콘 및 텅스텐 실리사이드를 증착한 후 평탄화하고 패턴하여 게이트 및 스페이서를 형성함으로써, 게이트 프로파일을 수직으로 유지하고, 게이트 산화막의 손상을 최소화하고, 게이트의 크기 를 줄일 수 있는 방법을 제공함에 본 발명의 목적이 있다.
Accordingly, the present invention is to solve the above problems of the prior art, by patterning the nitride layer to secure the gate formation region, depositing silicon and tungsten silicide, and then planarizing and patterning to form the gate and spacer, It is an object of the present invention to provide a method for maintaining the vertical, minimizing damage to the gate oxide film, and reducing the size of the gate.
본 발명의 상기 목적은 소정의 소자가 형성된 기판상에 제1절연막 및 제2절연막을 형성하는 단계; 상기 제2절연막상에 제1패턴을 형성하는 단계; 상기 제1패턴으로 제2절연막을 식각하는 단계; 상기 식각된 제2절연막상에 제1도전체 및 제2도전체를 증착하는 단계; 상기 기판을 평탄화하는 단계; 상기 기판상에 제2패턴을 형성하는 단계; 및 상기 제2패턴을 이용하여 제2절연막을 식각하는 단계를 포함하여 이루어진 반도체 소자의 게이트 형성 방법에 의해 달성된다.The object of the present invention is to form a first insulating film and a second insulating film on a substrate on which a predetermined element is formed; Forming a first pattern on the second insulating film; Etching a second insulating layer with the first pattern; Depositing a first conductor and a second conductor on the etched second insulating film; Planarizing the substrate; Forming a second pattern on the substrate; And etching the second insulating layer using the second pattern.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.Details of the above object and technical configuration of the present invention and the effects thereof according to the present invention will be more clearly understood by the following detailed description with reference to the drawings showing preferred embodiments of the present invention.
도 2a 내지 도 2g는 본 발명에 의한 반도체 소자의 게이트 형성 방법에 관한 공정 단면도이다.2A to 2G are cross-sectional views illustrating a method of forming a gate of a semiconductor device according to the present invention.
먼저, 도 2a는 소정의 소자가 형성된 기판상에 제1절연막 및 제2절연막을 형성하고, 상기 제2절연막상에 제1패턴을 형성하는 단계이다. 도에서 보는 바와 같이 STI(21) 및 소정의 소자가 형성된 기판(20)상에 제1절연막(22) 및 제2절연막(23)을 형성한 후, 포토레지스트(Photoresist)를 도포하고 마스크로 패터닝한 후, 노광 및 현상 공정으로 제1패턴(24)을 형성한다. 이때 상기 제1절연막은 이후 공정에서 식각하여 게이트 절연막으로 이용되므로 실리콘 산화막을 증착하는 것이 바람직하고, 제2절연막은 텅스텐 게이트를 형성하기 위한 패턴 또는 희생층으로 사용됨으로 실리콘 질화막을 증착하는 것이 바람직하다. First, FIG. 2A illustrates forming a first insulating film and a second insulating film on a substrate on which a predetermined element is formed, and forming a first pattern on the second insulating film. As shown in the figure, after forming the first
다음, 도 2b는 상기 제1패턴으로 제2절연막을 식각하는 단계이다. 도에서 보는 바와 같이 상기 형성된 제1패턴을 마스크로 이용하여 상기 제2절연막을 식각하여 텅스텐 게이트 영역(25)을 형성한다. 이때 상기 텅스텐 게이트 영역의 크기에 의해 텅스텐 게이트의 크기 및 높이가 결정된다. 또한 상기 텅스텐 게이트 영역에 의해 오픈된 제1절연막은 게이트 절연막이 됨으로 상부의 제2절연막을 식각할 때 손상을 입지 않도록 주의해야 한다.Next, FIG. 2B is a step of etching the second insulating layer with the first pattern. As shown in the drawing, the
다음, 도 2c는 상기 식각된 제2절연막상에 제1도전체를 증착하는 단계이다. 도에서 보는 바와 같이 텅스텐 게이트 영역이 형성된 기판상에 폴리 실리콘(26)을 증착한다. 이때 상기 폴리 실리콘은 단차 도포성(step coverage)가 우수하도록 증착하여 폴리 실리콘의 두께가 일정해지도록 한다.Next, FIG. 2C illustrates depositing a first conductor on the etched second insulating layer. As shown in the figure,
다음, 도 2d는 제2도전체를 증착하는 단계이다. 도에서 보는 바와 같이 폴리 실리콘이 증착된 텅스텐 게이트 영역을 매립하도록 텅스텐 실리사이드(27)를 증착한다.Next, FIG. 2D is a step of depositing a second conductor. As shown in the figure,
다음, 도 2e는 상기 기판을 평탄화하는 단계이다. 도에서 보는 바와 같이 기판이 노출될 때까지 평탄화하여 텅스텐 게이트 형성 영역의 폴리 실리콘과 텅스텐 실리사이드가 노출(28)될 수 있도록 평탄화를 한다.Next, FIG. 2E is a step of planarizing the substrate. As shown in the figure, the substrate is planarized until the substrate is exposed to planarize so that the polysilicon and tungsten silicide in the tungsten gate formation region are exposed 28.
다음, 도 2f는 상기 기판상에 제2패턴을 형성하는 단계이다. 도에서 보는 바와 같이 평탄화 공정이 끝난 후 상기 기판상에 포토레지스트를 도포하고 노광 및 현상 공정으로 제2패턴(29)을 형성한다. 이때 제2패턴은 상기 제1패턴이 형성된 영역보다 더 넓은 영역에서 형성된다. 즉, 상기 제2패턴을 이용하여 게이트 측벽을 형성하기 위해서 텅스텐 게이트 형성을 위한 패턴인 제1패턴보다는 더 넓게 형성된다.Next, FIG. 2F is a step of forming a second pattern on the substrate. As shown in the figure, after the planarization process is finished, a photoresist is applied on the substrate, and a
다음, 도 2g는 상기 제2패턴을 이용하여 제2절연막을 식각하는 단계이다. 도에서 보는 바와 같이 상기 제2패턴을 이용하여 하부의 제2절연막을 식각하여 텅스텐 게이트를 보호하는 측벽(30)을 형성한다.Next, FIG. 2G is a step of etching a second insulating layer using the second pattern. As shown in the drawing, the second insulating layer is etched using the second pattern to form
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.It will be apparent that changes and modifications incorporating features of the invention will be readily apparent to those skilled in the art by the invention described in detail. It is intended that the scope of such modifications of the invention be within the scope of those of ordinary skill in the art including the features of the invention, and such modifications are considered to be within the scope of the claims of the invention.
따라서, 본 발명의 반도체 소자의 게이트 형성 방법은 질화층을 패턴하여 게이트 형성 영역을 확보하고 실리콘 및 텅스텐 실리사이드를 증착한 후 평탄화하고 패턴하여 게이트 및 스페이서를 형성함으로써, 게이트 프로파일을 수직으로 유지하고, 게이트 산화막의 손상을 최소화하고, 게이트의 크기를 줄일 수 있는 효과가 있다.Therefore, the gate forming method of the semiconductor device of the present invention by patterning the nitride layer to secure the gate formation region, depositing silicon and tungsten silicide, and then planarizing and patterning to form the gate and spacer, thereby maintaining the gate profile vertically, There is an effect of minimizing damage to the gate oxide film and reducing the size of the gate.
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| E701 | Decision to grant or registration of patent right | ||
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Payment date: 20120521 Year of fee payment: 7 |
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