KR20040057472A - Semiconductor device using selective epitaxial growth and method for fabrication of the same - Google Patents
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Abstract
Description
본 발명은 반도체 기술에 관한 것으로, 특히 선택적 에피텍셜 성장(Selective Epitaxial Growth; 이하 SEG라 함) 방식을 이용한 플러그 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor technology, and more particularly, to a plug formation method using a selective epitaxial growth (hereinafter referred to as SEG) method.
반도체 소자를 구성하는 일련의 제조 공정 중 자기정렬콘택(Self Align Contact; 이하 SAC라 함) 형성 공정을 진행한 다음, 플러그 물질의 형성법으로 SEG를 사용하는 연구가 활발히 진행되고 있는 바, SEG에 의해 플러그를 형성할 경우 기존의 증착에 비해 0.1㎛ 이하의 선폭의 기술에서 콘택저항을 1∼2배 이상 줄일 수 있는 장점이 있다.SEG is being actively used as a method of forming a plug material after the self alignment contact (SAC) formation process of a series of manufacturing processes constituting a semiconductor device. When the plug is formed, the contact resistance is reduced by 1 to 2 times or more in the technology having a line width of 0.1 μm or less than the conventional deposition.
도 1은 콘택 플러그로서 성장된 실리콘 에피층을 도시한 단면 SEM 사진이다.1 is a cross-sectional SEM photograph showing a silicon epilayer grown as a contact plug.
도 1을 참조하면, 실리콘 기판(10) 상에 도전층(11)과 하드마스크(12)가 적층된 구조의 도전패턴 예컨대, 게이트전극 패턴이 형성되어 있고, 도전패턴 상부에는 절연막(13)이 형성되어 있다. 절연막(13)을 관통하여 실리콘 기판(10)에 콘택된플러그(15)가 형성되어 있다.Referring to FIG. 1, a conductive pattern having a structure in which a conductive layer 11 and a hard mask 12 are stacked on a silicon substrate 10 is formed, for example, a gate electrode pattern, and an insulating layer 13 is formed on the conductive pattern. Formed. The plug 15 contacting the silicon substrate 10 through the insulating film 13 is formed.
플러그(15)는 실리콘 기판(10)에서 성장된 실리콘 에피층으로, 도시된 바와 같이 실리콘 에피층은 실리콘 기판(10)의 콘택 영역에서는 단결정 실리콘(15a)으로 성장되는 반면, 콘택홀(14)의 측벽에서는 폴리실리콘(15b)으로 성장된다.The plug 15 is a silicon epitaxial layer grown on the silicon substrate 10, and as shown, the silicon epitaxial layer is grown on the single crystal silicon 15a in the contact region of the silicon substrate 10, while the contact hole 14 is formed. On the sidewalls of is grown polysilicon 15b.
이렇듯, 실리콘 에피층 성장으로 이루어진 플러그(15)는 실리콘 기판(10)과의 콘택 부분에서는 단결정 실리콘(15a)이 성장되기 때문에 실리콘 기판(10)과 단결정 실리콘(15a) 간의 콘택 면적의 감소에 따른 콘택 저항 증가는 억제된다.As described above, since the single crystal silicon 15a is grown at the contact portion of the plug 15 formed of the silicon epitaxial layer growth, the contact area between the silicon substrate 10 and the single crystal silicon 15a is reduced. The increase in contact resistance is suppressed.
도 2는 SEG 방식에 의해 형성된 플러그와 폴리실리콘 증착에 의한 형성된 플러그 사이의 셀저항 변화를 도시한 그래프이다.2 is a graph showing the change in cell resistance between the plug formed by the SEG method and the plug formed by polysilicon deposition.
도 2의 (a)는 셀저항(㏀/Tr.) 크기의 발생 확률을 도시한 그래프로서, 이를 참조하면, SEG 방식에 의한 플러그(A)는 셀저항이 20(㏀/Tr.) 이하에서 거의 존재함을 알 수 있으나, 폴리실리콘 증착 방식에 의한 플러그(B)는 셀저항이 20(㏀/Tr.) ∼ 40(㏀/Tr.) 사이에서 거의 존재함을 알 수 있다.FIG. 2 (a) is a graph showing the probability of generating a cell resistance (㏀ / Tr.). Referring to this, the plug A according to the SEG method has a cell resistance of 20 (㏀ / Tr.) Or less. It can be seen that almost exists, but the plug (B) by the polysilicon deposition method has a cell resistance is almost present between 20 (20 / Tr.) ~ 40 (∼ / Tr.).
또한, 도 2의 (b)는 콘택오픈면적(㎛2)에 따른 셀저항(㏀/Tr.)의 변화를 도시한 그래프로서, 이를 참조하면, 같은 콘택오픈면적을 가질 경우 SEG 방식에 의한 플러그(A)가 폴리실리콘 증착 방식에 의한 플러그(B)의 셀저항(㏀/Tr.) 보다 그래프 상에서 아래 부분에 위치하여 셀저항이 작음을 알 수 있다.Also, FIG. 2B is a graph showing a change in cell resistance (µs / Tr.) According to the contact open area (µm 2 ). Referring to this, when the same contact open area is shown, a plug according to the SEG method is used. It can be seen that (A) is located in the lower portion of the graph than the cell resistance (㏀ / Tr.) Of the plug B by the polysilicon deposition method, so that the cell resistance is small.
SEG 방식에 의한 플러그 형성 공정을 간단히 살펴 본다.The plug forming process by the SEG method is briefly described.
먼저, 실리콘 기판 상에 복수의 워드라인을 형성한 다음, 워드라인이 형성된프로파일을 따라 질화막 계열의 식각정지막을 증착하고 그 전면에 산화막 계열의 층간절연막을 증착한다. 이어서, SAC 식각 공정 통해 층간절연막과 식각정지막을 선택적으로 식각하여 워드라인 사이의 실리콘 기판을 노출시키는 콘택홀을 형성한 다음, SEG 방식을 통해 콘택홀 형성에 의해 노출된 실리콘 기판으로부터 실리콘 에피층을 성장시킨다.First, a plurality of word lines are formed on a silicon substrate, and then an etch stop layer of a nitride layer is deposited along the profile in which the word lines are formed, and an interlayer insulating layer of an oxide layer is deposited on the entire surface thereof. Subsequently, the interlayer insulating layer and the etch stop layer are selectively etched through the SAC etching process to form contact holes exposing the silicon substrate between the word lines, and then the silicon epitaxial layer is removed from the silicon substrate exposed by the contact hole formation through the SEG method. To grow.
도 3은 SEG 방식에 의한 플러그 형성시 비정상적인 실리콘 성장을 도시한 SEM 사진이다.3 is an SEM photograph showing abnormal silicon growth during plug formation by the SEG method.
도 3을 참조하면, SEG에 의해 성장한 박막은 성장 도중에 불규칙적인 실리콘 성장을 유발하여 실리콘 클러스터(Silicon cluster) 등의 소자 불량을 유발한다. 도면부호 '30'은 SEG 성장 도중 선택성 깨져 발생한 실리콘 덩어리를 나타내며, 이는 후속 공정에서 불량을 초래한다.Referring to FIG. 3, a thin film grown by SEG causes irregular silicon growth during growth, causing device defects such as silicon clusters. Reference numeral '30' denotes a chunk of silicon that is selectively broken during SEG growth, which leads to failure in subsequent processes.
또한, SEG 방식에 의해 성장된 실리콘 에피층은 퍼짓(Facet) 등의 각진 형태로 성장하는 경향이 있어 후속 절연막 공정 단계에서 절연막 내에 공극(Void) 등을 유발한다.In addition, the silicon epitaxial layer grown by the SEG method tends to grow in an angular form such as a facet, causing voids and the like in the insulating film in a subsequent insulating film processing step.
아울러, 전술한 바와 같이 SEG 성장에 의한 실리콘 에피층은 폴리실리콘 박막에 비해 저항이 낮지만, 여전히 50㎚ 이하의 소자에 적용하기에는 박막이 높은 편이다.In addition, as described above, although the silicon epi layer due to SEG growth has a lower resistance than the polysilicon thin film, the thin film is still high to be applied to a device of 50 nm or less.
한편, 전술한 문제점을 해결하기 위해 SEG 방식과 폴리실리콘 증착 방식을 병행하는 방법이 강구되었다.On the other hand, in order to solve the above-mentioned problems, a method of using a SEG method and a polysilicon deposition method in parallel was found.
도 4는 SEG 및 폴리실리콘 증착을 동시에 적용하여 형성된 플러그를 포함하는 반도체소자의 단면도이다.4 is a cross-sectional view of a semiconductor device including a plug formed by simultaneously applying SEG and polysilicon deposition.
도 4를 참조하면, 실리콘 기판(40) 상에 도전층(41)과 하드마스크(42)가 적층된 구조의 도전패턴 예컨대, 게이트전극 패턴이 형성되어 있고, 도전패턴 상부에는 절연막(43)이 형성되어 있다. 절연막(13)을 관통하여 실리콘 기판(10)에 콘택된 플러그가 형성되어 있다.Referring to FIG. 4, a conductive pattern having a structure in which the conductive layer 41 and the hard mask 42 are stacked on the silicon substrate 40 is formed, for example, a gate electrode pattern, and an insulating layer 43 is formed on the conductive pattern. Formed. The plug which penetrates the insulating film 13 and contacts the silicon substrate 10 is formed.
플러그는 실리콘 기판(40)에서 성장된 실리콘 에피층(44)과 그 상부에 적층된 폴리실리콘층(45)으로 이루어진다.The plug is formed of a silicon epi layer 44 grown on the silicon substrate 40 and a polysilicon layer 45 stacked thereon.
그러나, 반도체소자의 고집적화가 진행됨에 따라 50㎚ 이하의 공정 기술에서는 실리콘 자체의 높은 비저항 때문에 이러한 SEG 방식과 폴리실리콘 증착을 병행하는 것에도 한계가 드러난다.However, as the integration of semiconductor devices proceeds, the limitation of using the SEG method and polysilicon deposition in the process technology of 50 nm or less due to the high resistivity of silicon itself is revealed.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, SEG를 이용한 플러그 형성시 50㎚ 이하의 반도체 공정에서도 적용이 가능하도록 저항을 낮출 수 있는 반도체소자 및 그 제조 방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and provides a semiconductor device and a method for manufacturing the same, which can lower the resistance to be applicable to a semiconductor process of 50 nm or less when forming a plug using SEG. There is this.
도 1은 콘택 플러그로서 성장된 실리콘 에피층을 도시한 단면 SEM 사진.1 is a cross-sectional SEM photograph showing a silicon epilayer grown as a contact plug.
도 2는 SEG 방식에 의해 형성된 플러그와 폴리실리콘 증착에 의한 형성된 플러그 사이의 셀저항 변화를 도시한 그래프.2 is a graph showing the change in cell resistance between the plug formed by the SEG method and the formed plug by polysilicon deposition.
도 3은 SEG 방식에 의한 플러그 형성시 비정상적인 실리콘 성장을 도시한 SEM 사진.3 is a SEM photograph showing abnormal silicon growth during plug formation by the SEG method.
도 4는 SEG 및 폴리실리콘 증착을 동시에 적용하여 형성된 플러그를 포함하는 반도체소자의 단면도.4 is a cross-sectional view of a semiconductor device including a plug formed by simultaneously applying SEG and polysilicon deposition.
도 5a 내지 도 5e는 본 발명의 일실시예에 따른 반도체소자의 플러그 형성 공정을 도시한 단면도.5A to 5E are cross-sectional views illustrating a plug forming process of a semiconductor device according to an embodiment of the present invention.
도 6은 본 발명의 일실시예에 따른 2중 구조의 플러그가 형성된 반도체소자를 도시한 단면도.6 is a cross-sectional view illustrating a semiconductor device in which a plug having a double structure according to an embodiment of the present invention is formed.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
50 : 기판 51 : 도전영역50 substrate 51 conductive region
52 : 도전층 53 : 하드마스크52: conductive layer 53: hard mask
54 : 식각정지막 55 : 절연막54 etch stop film 55 insulating film
57 : 실리콘 에피층 58 : 텅스텐막57 silicon epi layer 58 tungsten film
상기의 목적을 달성하기 위해 본 발명은, 실리콘 기판 상에 배치되며 서로 이웃하는 다수의 도전층 패턴; 상기 도전층 패턴 사이의 상기 기판에 콘택되며, 상기 실리콘 기판으로부터 상기 도전층 패턴의 높이보다 낮은 높이로 형성된 실리콘에피층; 및 상기 실리콘 에피층 상에 형성되어 상기 실리콘 에피층과 적층된 구조의 플러그를 이루며, 이웃하는 상기 플러그와 격리된 텅스텐막을 포함하는 반도체소자를 제공한다.In order to achieve the above object, the present invention, a plurality of conductive layer patterns disposed on a silicon substrate and adjacent to each other; A silicon epi layer contacting the substrate between the conductive layer patterns and formed at a height lower than a height of the conductive layer pattern from the silicon substrate; And a tungsten film formed on the silicon epitaxial layer to form a plug having a structure stacked with the silicon epitaxial layer and isolated from the neighboring plug.
또한, 상기의 목적을 달성하기 위해 본 발명은, 실리콘 기판 상에 배치되며 서로 이웃하는 다수의 도전층 패턴을 형성하는 단계; 상기 도전층 패턴이 형성된 전면에 절연막을 형성하는 단계; 상기 절연막 상에 상기 도전층 패턴 사이에 콘택홀을 형성하기 위한 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각마스크로 상기 절연막을 식각하여 상기 실리콘 기판을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀을 통해 상기 노출된 실리콘 기판에 콘택되며, 상기 실리콘 기판으로부터 상기 도전층 패턴의 높이보다 낮은 높이를 갖도록 실리콘 에피층을 형성하는 단계; 상기 실리콘 에피층 상에 텅스텐막을 증착하는 단계; 및 화학적기계적연마 공정을 통해 상기 텅스텐막을 연마하여 상기 실리콘 에피층과 상기 텅스텐막이 적층된 플러그를 형성하는 단계를 포함하는 반도체소자 제조 방법을 제공한다.In addition, to achieve the above object, the present invention, forming a plurality of conductive layer patterns disposed on the silicon substrate and adjacent to each other; Forming an insulating film on the entire surface on which the conductive layer pattern is formed; Forming a photoresist pattern on the insulating layer to form contact holes between the conductive layer patterns; Forming a contact hole exposing the silicon substrate by etching the insulating layer using the photoresist pattern as an etching mask; Forming a silicon epitaxial layer contacting the exposed silicon substrate through the contact hole and having a height lower than a height of the conductive layer pattern from the silicon substrate; Depositing a tungsten film on the silicon epi layer; And polishing the tungsten film through a chemical mechanical polishing process to form a plug in which the silicon epitaxial layer and the tungsten film are stacked.
본 발명은, 플러그 형성시 실리콘 기판과 콘택되는 하부 일부에 SEG 공정에 의해 실리콘 에피층을 형성하고 그 상부에는 폴리실리콘에 비해 비저항이 낮은 텅스텐 등의 고전도성 물질을 증착하여 실리콘 에피층과 텅스텐막이 적층된 플러그를 형성함으로써, 후속 공정 진행시 퍼짓(Facet)이나 공극 발생을 억제하고 저항을 낮출 수 있도록 한다.According to the present invention, a silicon epitaxial layer is formed on a part of the lower part contacted with a silicon substrate by a SEG process and a high conductivity material such as tungsten having a lower resistivity compared to polysilicon is deposited on the lower part of the silicon epitaxial layer and the tungsten film. By forming a stacked plug, it is possible to suppress the generation of facets or voids in the subsequent process and lower the resistance.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.
도 6은 본 발명의 일실시예에 따른 2중 구조의 플러그가 형성된 반도체소자를 도시한 단면도이다.6 is a cross-sectional view illustrating a semiconductor device in which a plug having a double structure according to an embodiment of the present invention is formed.
도 6을 참조하면, 실리콘 기판(50) 상에 도전층(52)과 하드마스크(53)가 적층된 복수의 도전층 패턴이 형성되어 있고, 도전층 패턴 사이의 실리콘 기판(50)에 도전영역(51)이 형성되어 있다. 도전층 패턴의 측벽에는 질화막 계열의 식각정지막(54)이 형성되어 있고, 도전층 패턴 사이의 도전영역(51) 상에는 SEG 발식에 의해 형성된 실리콘 에피층(57)과 텅스텐막(58)이 적층된 플러그가 형성되어 있다. 플러그는 하드마스크(53) 상부 및 절연막(55) 평탄화되어 있다.Referring to FIG. 6, a plurality of conductive layer patterns in which a conductive layer 52 and a hard mask 53 are stacked are formed on a silicon substrate 50, and a conductive region is formed in the silicon substrate 50 between the conductive layer patterns. 51 is formed. An etching stop film 54 of a nitride film series is formed on the sidewall of the conductive layer pattern, and a silicon epitaxial layer 57 and a tungsten film 58 formed by SEG corrosion are stacked on the conductive region 51 between the conductive layer patterns. Plug is formed. The plug is planarized over the hard mask 53 and the insulating film 55.
여기서, 도전층 패턴은 게이트전극 패턴, 비트라인 패턴 또는 금속배선 등을 포함할 수 있다. 도전층 패턴이 게이트전극 패턴일 경우 도전층(52)과 기판(50) 사이에 게재된 게이트산화막을 더 포함하며, 이 때의 도전영역(51)은 소스/드레인 등의 불순물접합층이 된다.The conductive layer pattern may include a gate electrode pattern, a bit line pattern or a metal wiring. When the conductive layer pattern is a gate electrode pattern, the gate oxide layer further includes a gate oxide film disposed between the conductive layer 52 and the substrate 50. The conductive region 51 at this time becomes an impurity bonding layer such as a source / drain.
한편, 도면에서는 텅스텐막(58)이 하드마스크(53)와 평탄화되어 있으나, 이외에도 하드마스크(53) 상부에서 절연막(55)이 일부 남도록 절연막(55)과 평탄화될 수도 있다.Meanwhile, although the tungsten film 58 is planarized with the hard mask 53 in the drawing, in addition, the tungsten film 58 may be planarized with the insulating film 55 so that a portion of the insulating film 55 remains on the hard mask 53.
도 6에서 알 수 있듯이, 본 발명에서는 플러그의 기판(50)과 콘택되는 부분에서는 SEG 방식에 의한 실리콘 에피층(57)을 적용하고, 그 상부에는 비저항이 폴리실리콘막에 비해 낮은 텅스텐막을 적용하여 셀저항을 낮출 수 있고, SEG 방식의 적용에 따른 후속 공정에서의 퍼짓이나 공극 발생을 방지할 수 있다.As can be seen in Figure 6, in the present invention, the silicon epi layer 57 by the SEG method is applied to a portion of the plug contacting the substrate 50, and a tungsten film having a specific resistance lower than that of the polysilicon film is applied thereto. It is possible to lower the cell resistance, and to prevent the formation of pores or voids in the subsequent process according to the application of the SEG method.
이하, 전술한 구성을 갖는 반도체소자의 제조 공정을 살펴 본다.Hereinafter, a manufacturing process of the semiconductor device having the above-described configuration will be described.
도 5a 내지 도 5e는 본 발명의 일실시예에 따른 반도체소자의 플러그 형성 공정을 도시한 단면도이다.5A through 5E are cross-sectional views illustrating a plug forming process of a semiconductor device according to an embodiment of the present invention.
먼저, 도 5a에 도시된 바와 같이, 도전영역(51) 등의 반도체 소자를 이루기 위한 여러 요소가 형성된 기판(50) 상에 소정의 도전층 패턴을 형성하는 바, 도전층 패턴은 비트라인 패턴, 금속배선 또는 게이트전극 패턴 등을 포함한다.First, as shown in FIG. 5A, a predetermined conductive layer pattern is formed on a substrate 50 on which various elements for forming a semiconductor element such as the conductive region 51 are formed. Metal wiring or gate electrode patterns;
도전층 패턴이 게이트전극 패턴일 경우의 제조 공정을 구체적으로 살펴 보면, 산화막계열의 게이트절연막(도시하지 않음)과 폴리실리콘, 텅스텐 또는 텅스텐 실리사이드 등을 단독 또는 혼합하여 도전층과 질화막 계열의 하드마스크용 절연막을 차례로 증착한 후, 게이트전극 패턴 형성을 위한 마스크를 이용한 사진식각 공정을 실시하여 도전층(58)과 하드마스크(58)이 적층된 구조의 게이트전극 패턴을 형성한다.Looking at the manufacturing process in the case where the conductive layer pattern is a gate electrode pattern, a hard mask of the conductive layer and the nitride layer based on a single layer or a mixture of an oxide-based gate insulating film (not shown) and polysilicon, tungsten or tungsten silicide, etc. After the deposition of the insulating film for sequentially, a photolithography process using a mask for forming a gate electrode pattern is performed to form a gate electrode pattern having a structure in which the conductive layer 58 and the hard mask 58 are stacked.
이어서, 도전층 패턴이 형성된 프로파일을 따라 식각정지막(54)을 얇게 증착한다.Subsequently, the etch stop layer 54 is thinly deposited along the profile in which the conductive layer pattern is formed.
식각정지막(54)은 후속 자기정렬콘택(Self Align Contact; 이하 SAC이라 함) 식각 공정시 도전층 패턴의 손실을 방지하고 산화막 계열인 절연막과의 식각선택비를 확보하여 식각 프로파일을 얻기 위해 질화막 계열을 사용하는 것이 바람직하다.The etch stop layer 54 prevents the loss of the conductive layer pattern during the subsequent Self Align Contact (SAC) etching process and secures an etch selectivity with an oxide-based insulating layer to obtain an etch profile. It is preferable to use a series.
계속해서, 게이트전극 사이의 스페이스를 충분히 채울 수 있을 정도로 절연막(55)을 증착한다.Subsequently, the insulating film 55 is deposited to a degree sufficient to fill the space between the gate electrodes.
절연막(55)은 산화막 계열로서, BPSG(Boro Phospho Silicate Glass)막, BSG(Boro Silicate Glass)막, PSG(Phospho Silicate Glass)막, HDP(High Density Plasma) 산화막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 APL(Advanced Planarization Layer)막 등을 사용한다.The insulating film 55 is an oxide-based series, and includes a BPSG (Boro Phospho Silicate Glass) film, a BSG (Boro Silicate Glass) film, a PSG (Phospho Silicate Glass) film, an HDP (High Density Plasma) oxide film, and a TEOS (Tetra Ethyl Ortho Silicate) film. Or an APL (Advanced Planarization Layer) film.
이어서, 도 5b에 도시된 바와 같이, SAC 식각 공정을 통해 도전층 패턴 사이의 도전영역(51)을 콘택홀(56)을 형성한다.Subsequently, as shown in FIG. 5B, a contact hole 56 is formed in the conductive region 51 between the conductive layer patterns through a SAC etching process.
구체적으로, SAC 식각 공정을 위한 포토레지스트 패턴(도시하지 않음)을 형성한 다음, 포토레지스트 패턴을 식각마스크로 절연막(55)과 식각정지막(54)을 차례로 식각하여 도전층 패턴 사이의 도전영역(51)을 노출시킨다.Specifically, a photoresist pattern (not shown) for the SAC etching process is formed, and then the insulating layer 55 and the etch stop layer 54 are sequentially etched using the photoresist pattern as an etching mask to form a conductive region between the conductive layer patterns. Expose (51).
전술한 SAC 식각 공정은 통상의 SAC 식각 공정시 사용하는 레시피 즉, CF계열 가스를 포함하는 플라즈마를 이용한다.The SAC etching process described above uses a recipe used in a conventional SAC etching process, that is, a plasma containing CF-based gas.
다음으로, 도 5c에 도시된 바와 같이 콘택홀(56) 형성에 따라 노출된 실리콘 기판(50) 구체적으로, 도전영역(51) 상에 SEG 방식을 적용하여 실리콘 에피층(57)을 성장시킨다.Next, as shown in FIG. 5C, the silicon epitaxial layer 57 is grown by applying the SEG method on the silicon substrate 50 exposed by the formation of the contact hole 56, specifically, on the conductive region 51.
구체적으로, 800℃ ∼ 1000℃의 온도와 10Torr ∼ 200Torr의 압력 하에서 DCS(SiH2Cl2)/HCl/H2기체의 PH3/H2분압비(0.4 ∼ 0.8)를 조절하여 형성하여 노출된 도전영역(51)으로 부터 실리콘 에피층(57)을 성장시킨다. 이 때, 실리콘 에피층(57)의 성장 두께는 콘택홀(56) 저면의 도전영역(51)과 콘택을 형성할 수 있는 두께면 가능하다. 예컨대, 500Å ∼ 3000Å 정도의 두께가 되도록 성장시키는 것이 바람직하다.Specifically, it is formed by controlling the PH 3 / H 2 partial pressure ratio (0.4 to 0.8) of DCS (SiH 2 Cl 2 ) / HCl / H 2 gas under a temperature of 800 ° C. to 1000 ° C. and a pressure of 10 Torr to 200 Torr. The silicon epitaxial layer 57 is grown from the conductive region 51. In this case, the growth thickness of the silicon epitaxial layer 57 may be a thickness capable of forming a contact with the conductive region 51 at the bottom of the contact hole 56. For example, it is preferable to grow so that it may become thickness of about 500 to 3000 micrometers.
이어서, 도 5d에 도시된 바와 같이, 실리콘 에피층(57)이 성장된 전면에 그 내부가 일부 매립된 콘택홀(56)을 충분히 매립할 수 있을 정도로 고정도성인 텅스텐막(58')을 증착한다.Subsequently, as shown in FIG. 5D, a highly accurate tungsten film 58 'is deposited on the entire surface where the silicon epitaxial layer 57 is grown so as to sufficiently fill the contact hole 56 partially embedded therein. .
이어서, 도 5e에 도시된 바와 같이, 하드마스크(53)가 노출되는 연마 타겟으로 하는 CMP 공정으로 텅스텐막(58')과 절연막(55)을 연마하여 이웃하는 플러그와 서로 격리되고(Isolated), 실리콘 에피층(57)과 텅스텐막(58)이 적층된 구조의 플러그를 형성한다.Subsequently, as shown in FIG. 5E, the tungsten film 58 ′ and the insulating film 55 are polished by a CMP process using the polishing target to which the hard mask 53 is exposed, and are isolated from the neighboring plugs. A plug having a structure in which the silicon epitaxial layer 57 and the tungsten film 58 are laminated is formed.
여기서는 플러그가 하드마스크(58)와 평탄화된 것을 일에로 하였으나, 하드마스크(58) 상부에서 절연막(55)이 일부 잔류하도록 평탄화할 수도 있다.Although the plug is planarized with the hard mask 58 here, the insulating film 55 may be partially planarized on the hard mask 58.
한편, 실리콘 에피층(57)과 텅스텐막(58) 사이에 베리어막을 추가로 형성할 수도 있다. 이 때, 베리어막은 TiN막, TaN막, TaW막 또는 TiW 막을 사용하며, 그 두께는 100Å 내지 1000Å의 두께로 형성하는 것이 바람직하다.In addition, a barrier film may be further formed between the silicon epitaxial layer 57 and the tungsten film 58. At this time, the barrier film uses a TiN film, a TaN film, a TaW film, or a TiW film, and the thickness thereof is preferably formed to a thickness of 100 kPa to 1000 kPa.
전술한 바와 같이 이루어지는 본 발명은, 플러그 형성시 실리콘 기판과 콘택되는 하부 일부에 SEG 공정에 의해 실리콘 에피층을 형성하고 그 상부에는 폴리실리콘에 비해 비저항이 낮은 텅스텐 등의 고전도성 물질을 증착하여 실리콘 에피층과 텅스텐막이 적층된 플러그를 형성함으로써, 후속 공정 진행시 퍼짓이나 공극 발생을 억제하고 저항을 낮출 수 있음을 실시예를 통해 알아 보았다.According to the present invention made as described above, a silicon epitaxial layer is formed on the lower part of the plug contacting the silicon substrate by SEG process, and a high conductive material such as tungsten having a lower resistivity compared to polysilicon is deposited on the upper part of the silicon epitaxial layer. By forming a plug in which an epitaxial layer and a tungsten film are stacked, it has been found through the examples that suppression of the generation of pores or voids and lowering of resistance can be achieved in the subsequent process.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상술한 바와 같은 본 발명은, 플러그의 저항을 낮추고 후속 공정에 따른 불량 발생을 방지할 수 있어, 궁극적으로 반도체 소자의 수율을 향상시킬 수 있는 탁월한 효과를 기대할 수있다.The present invention as described above, can lower the resistance of the plug and prevent the occurrence of defects in the subsequent process, it can be expected an excellent effect that can ultimately improve the yield of the semiconductor device.
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