KR20040056464A - 반도체 소자의 캐패시터 제조 방법 - Google Patents

Abstract

본 발명은 소정의 하부 전극으로 사용될 제 1 폴리 실리콘을 증착한 후 그 상부에 나이트라이드막을 증착하고 나서, 제 1 폴리실리콘과 나이트라이드막에 대해 사진 및 선택적인 식각 공정을 진행하고 하부 전극용 제 2 폴리실리콘을 증착하고 나이트라이드막을 식각 정지막으로 이용하여 에치백 공정을 진행한 다음, 나이트라이드막과 식각 장벽막을 모두 제거하여, 제거된 나이트라이드막의 면적 만큼 하부 전극의 표면적을 증가시킬 뿐만 아니라, 에치백 공정에 의한 하부 전극 표면의 불균일성을 방지할 수 있는 반도체 소자의 캐패시터 제조 방법을 제공하는 것이다.

Description

반도체 소자의 캐패시터 제조 방법{METHOD FOR MANUFACTURING OF SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 특히 디램과 로직을 동일 칩에 구현하는 SOC 소자에 있어서, 하부 전극 형성시 실시하는 에치백 공정에 의해 하부 전극 표면이 거칠어짐으로써 발생되는 누설 전류를 방지할 뿐만 아니라, 캐패시터의 표면적을 늘려 캐패시터 용량을 증가시킬 수 있는 반도체 소자의 캐패시터 제조 방법에 관한 것이다.

일반적으로, 반도체소자인 로직(logic) 소자와 디램(DRAM) 소자를 개별적으로 각각 구성하였으나, 반도체소자의 집적도가 점점 증가함에 따라 연산 속도의 향상과 효율을 증대시키기 위해 로직 소자와 디램 소자를 동일 칩 상에 제조하는 시스템 온 칩 소자의 중요도가 높아지고 있다.

그러나, 로직 소자 형성 공정과 디램 소자의 형성 공정은 공정상의 상이성으로 인하여 즉, 디램 소자는 로직 소자에 형성되지 않는 커패시터를 형성하게 되는데, 커패시터 형성공정은 복잡하고 단차가 높기 때문에, 종래에는 단차도 낮고 공정 또한, 단순한 평판 타입의 커패시터 형성공정을 이용하였다.

이에 따라 종래의 디램 캐패시터는 주로 평면형의 스택구조였으나, 반도체의 고집적화에 따라 최근에는 제한된 영역에서 충분한 정전용량을 확보하기 위해 핀(fin), 실린더(cylinder) 또는 트랜치(trench)와 같은 입체적인 구조의 캐패시터를 사용하게 되었다. 이러한 캐패시터의 구조변경으로 인해 캐패시터의 전극면적을 증가시켜 캐패시터의 정전용량을 증가시킬 수 있었다.

현재에는 이중에서도 핀 타입의 캐패시터 형성 공정이 주류를 이루고 있는데, 이러한 핀 타입의 캐패시터 형성 공정은 제조 공정이 단순하고 로직 소자 제조 공정과 호환성이 뛰어나지만, 스택 구조 보다 캐패시터 정전 용량이 낮기 때문에 이를 보상하기 위하여 칩 사이즈가 증가되는 단점이 있었다.

또한, 캐패시터의 하부 전극 형성시 에치백 공정을 진행하게 되는데, 이때, 하부 전극의 표면이 거칠기가 심해져서 누설 전류를 발생하는 문제점이 있었다.

이하, 첨부한 도면을 참고로 하여, 상기와 같은 종래 기술에 의한 캐패시터 제조 공정의 문제점을 더욱 상세히 설명하기로 한다.

도1a 내지 도1e는 종래 기술에 의한 캐패시터 제조 방법을 나타낸 공정도이다.

우선, 도1a에 도시된 바와 같이 소정의 하부 구조가 형성된 반도체 기판(미도시함) 상에 층간 절연막(100), 버퍼 산화막(101)을 순차적으로 증착한다. 이때, 상기 층간 절연막(100)은 BPSG막으로 증착하고, 상기 버퍼 산화막(101)은 상,하부층과의 식각 선택비가 높은 물질로 증착하되 바람직하게는 HLD 물질로 100Å의 두께로 증착한다.

그리고 나서, 식각장벽막(102) 및 캡 산화막(103)을 차례로 증착한다. 이때, 상기 식각장벽막(102)은 나이트라이드 물질로 300Å 두께로 증착하고, 캡 산화막(103)은 PE-TEOS막을 이용하여 2000Å의 두께로 증착한다.

그런 다음, 도시되지는 않지만 감광막 패턴을 형성하여 이를 이용한 식각 공정을 진행하여 스토리지 노드 콘택홀을 형성한 후 하부 전극으로 사용될 제 1 폴리 실리콘(104)을 2000Å의 두께로 증착하고 나서, 사진 공정을 진행하여 하부 전극패턴용 마스크(105)을 형성한다.

상기의 하부 전극 패턴용 마스크 형성후 도1b에 도시된 바와 같이 하부 전극 패턴용 마스크를 이용한 식각 공정을 진행하여, 하부 전극의 제1 폴리실리콘(104)을 식각하여 패터닝 한 후 BOE 또는 HF 용액을 이용한 습식 식각 공정을 실시하여 캡 산화막(103)을 완전히 제거한다. 이때, 식각장벽막(102)으로 이용되는 나이트라이드 물질과 캡 산화막은 1:150 이상의 높은 식각 선택비를 갖기 때문에 캡 산화막(103)만 모두 제거된다.

이어서, 도1c에 도시된 바와 같이 핀구조를 형성하기 위하여 하부 전극용 제 2 폴리실리콘(106)을 700Å의 두께로 증착하고 나서, 도1d에 도시된 바와 같이 에치백 공정을 진행하여 하부 전극(BP)을 형성한다. 이때, 에치백 공정시 하부 전극의 중간까지 플라즈마 식각 공정을 진행하므로, 식각 공정의 데미지와 폴리 표면의 불균일성에 의해 하부 전극 표면이 거칠어지게 된다.

상기의 하부 전극 형성 후 도1e에 도시된 바와 같이 유전체막(107)으로 ONO막을 증착한 후 상부 전극(108)으로 이용될 폴리 실리콘을 증착하여 핀 타입의 캐패시터를 형성한다.

그런데, 이러한 종래 기술에 의한 핀 타입 캐패시터의 제조 방법에 의하면, 하부 전극의 에치백 공정시 하부 전극 중간까지 식각 하기 때문에 식각 데미지와 플라즈마 균일도 문제, 폴리머의 생성에 의해 하부 전극 표면의 불균일하여 도1d 및 도1e에 나타난 바와 같이 하부 전극의 표면이 거칠어져 누설 전류를 유발하는 문제점이 있었다.

상기와 같은 문제점을 해결하기 위한 본 발명은 하부 전극용 제 1 폴리실리콘 상부에 나이트라이드막을 증착하고, 나이트 라이드막과 제 1 폴리실리콘에 대해 사진 및 식각 공정을 진행하고 나서, 하부 전극용 제 2 폴리실리콘을 증착한 다음 나이트라이드막을 식각 정지막으로 이용하여 에치백 공정을 진행하고 나이트라이드막을 제거하여 하부 전극을 형성함으로써 에치백 공정에 의한 하부 전극 표면의 불균일성을 방지할 뿐만 아니라, 제거된 나이트라이드막의 면적 만큼 하부 전극의 표면적을 증가시켜 캐패시터 용량을 증가시킬 수 있도록 하는 반도체 소자의 캐패시터 제조 방법을 제공하기 위한 것이다.

도1a 내지 도1e는 종래 기술에 의한 반도체 소자의 캐패시터 제조 방법을 나타낸 공정도이다.

도2a 내지 도2f는 본 발명에 의한 반도체 소자의 캐패시터 제조 방법을 나타낸 공정도이다.

- 도면의 주요부분에 대한 부호의 설명 -

100 : 층간 절연막 101 : 버퍼 산화막

102 : 나이트라이드막 103 : 캡 산화막

107 : 유전체막 108 : 상부 전극

200 : 나이트라이드막

상기와 같은 목적을 실현하기 위한 본 발명은 소정의 하부 구조가 형성된 반도체 기판 상에 층간 절연막과 버퍼 산화막과 식각 장벽막 및 캡 산화막을 차례로 증착한 후 사진 및 식각 공정을 진행하여 콘택홀을 형성하는 단계와; 상기 콘택홀이 형성된 결과물 상에 하부 전극으로 사용될 제 1 폴리 실리콘을 증착한 후 그 상부에 나이트라이드막을 증착하는 단계와; 상기 제 1 폴리실리콘과 나이트라이드막에 대해 사진 및 선택적인 식각 공정을 진행하고 나서 상기 식각 장벽막을 정지막으로 습식 산화 공정을 진행하여 캡 산화막을 완전히 제거하는 단계와; 상기 캡 산화막이 모두 제거된 결과물 상에 하부 전극용 제 2 폴리실리콘을 증착하고 상기 나이트라이드막을 식각 정지막으로 이용하여 에치백 공정을 진행하여 하부 전극을 형성하는 단계와; 상기 하부 전극을 형성한 후 상기 버퍼 산화막을 식각 정지막으로 습식 식각 공정을 진행하여 상기 나이트라이드막과 식각 장벽막을 모두 제거 한 후 후속 공정으로 유전체막 및 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.에 관한 것이다.

이와 같은 본 발명에 따르면, 하부 전극 상부에 나이트 라이드막을 두껍게 증착하여 에치백 공정시의 식각 정지막으로 이용하고 나서, 하부 전극 패터닝 후 인산 용액을 이용하여 하부의 식각 장벽막과 동시에 제거하여 하부 전극의 표면적을 증가시킴으로써, 하부 전극 상부 표면의 불균일성을 개선하고 캐패시터 용량을 증가시킬 수 있게된다.

상기 식각 장벽막은 상기 상부 전극 증착시 보이드 발생을 방지하기 위하여 1000~2000Å의 두께로 증착하는 것이 바람직하다.

상기 버퍼 산화막은 상기 식각 장벽막과의 높은 식각 선택비를 갖는 HLD 산화막으로 증착하되, 상기 식각 장벽막과의 높은 선택비를 확보하기 위하여 300~1000Å의 두께로 증착하는 것이 바람직하다.

상기 나이트라이드막 및 식각 장벽막은 인산 용액을 이용하여 제거하는 것이 바람직하다.

상기 나이트라이드막은 상기 에치백 공정에서의 식각 정지막 역할을 할 수 있도록 5000~7000Å의 두께로 증착한다.

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.

도2a 내지 도2a는 본 발명에 의한 캐패시터 제조 방법을 나타낸 공정도이다.

우선, 도2a에 도시된 바와 같이 소정의 하부 구조가 형성된 반도체 기판(미도시함) 상에 층간 절연막(100), 버퍼 산화막(101)을 순차적으로 증착한다. 이때, 상기 층간 절연막(100)은 HDP 또는 SOG등의 물질을 이용할 수 있으나 바람직하게는 BPSG막으로 증착한다. 또한, 상기 버퍼 산화막(101)은 상부층과의 식각 선택비가 높은 물질로 증착하되 바람직하게는 HLD 물질로 증착하며, 후속 공정에서 나이트라이드막 제거시 인산 용액에 대한 식각 정지막으로 이용하기 위하여 300~1000Å의 두께로 충분한 두께를 확보하여 증착하는 것이 바람직하다.

그리고 나서, 상기 버퍼 산화막(101) 상부에 식각 장벽막(102) 및 캡 산화막(103)을 차례로 증착한다. 이때, 상기 식각 장벽막(102)으로는 LP-CVD, PE-CVD 또는 RTP 장비를 사용하여 나이트라이드 물질로 증착하되, 후속 상부 전극 증착시 보이드가 발생하지 않도록 하기 위해 1000~2000Å 두께로 증착하는 것이 바람직하고, 캡 산화막(103)은 PE-TEOS, PSG 또는 Si-H 기의 소스를 이용한 USG막중 어느 하나를 이용할 수 있으나, 바람직하게는 PE-TEOS막을 이용하여 2000Å의 두께로 증착한다.

그런 다음, 도시되지는 않지만 감광막 패턴을 형성하여 이를 이용한 식각 공정을 진행하여 스토리지 노드 콘택홀을 형성한 후, 하부 전극으로 사용될 제 1 폴리 실리콘(104)을 2000Å의 두께로 증착한다. 그리고 하부 전극을 면적을 넓힐 뿐만 아니라, 하부 전극 에치백 공정시의 식각 정지막 역할을 하도록 나이트라이드막(200)을 5000~7000Å의 두께로 증착하고 나서, 사진 공정을 진행하여 하부 전극 패턴용 마스크(105)을 형성한다.

상기의 하부 전극 패턴용 마스크(105)를 형성하고 나서 도2b에 도시된 바와 같이, 하부 전극 패턴용 마스크를 이용한 식각 공정을 진행하여 나이트라이드막(200)과 하부 전극의 제1 폴리실리콘(104)을 식각하여 패터닝 한 후, 상기 식각 장벽막(102)을 식각 정지막으로 BOE 또는 HF 용액을 이용한 습식 식각 공정을 실시하여 캡 산화막(103)을 완전히 제거한다. 이때, 상기의 나이트라이드막(200)은 C/F를 주성분으로 하는 활성화된 플라즈마를 이용하되, 30~70mT, 1000~2000W의 상부 파워, 500~1500W의 하부 파워에서 C₂F₆/CF₄/CHF₃/He 가스의 조합으로 활성화된 플라즈마를 이용하는 것이 바람직하다. 상기의 식각 장벽막(102)으로 이용되는 나이트라이드막과 캡 산화막(103)은 1:150 이상의 높은 식각 선택비를 갖기 때문에 캡 산화막(103)만 모두 제거된다.

이어서, 도2c에 도시된 바와 같이 핀구조를 형성하기 위하여 하부 전극용 제 2 폴리실리콘(106)을 700Å의 두께로 증착하고 나서, 도2d에 도시된 바와 같이 나이트라이드막(200)을 식각 정지막으로 이용한 에치백 공정을 진행한다. 이때, 상기 나이트라이드막(200)이 식각 정지막으로 작용하므로, 에치백 공정에 의한 하부 전극 상부의 표면 거칠기를 방지할 수 있게된다. 또한, 상기 에치백 공정은 Cl₂/HBr를 주성분으로 하는 활성화된 플라즈마를 이용하되, 3~12mT의 압력, 200~500W의 상부파워와 30~150W의 하부 파워에서 Cl₂/HBr/O₂/HeO₂/CF₄의 가스의 조합으로 이루어진 활성화된 플라즈마를 이용하여 실시하는 것이 바람직하다.

그런 다음, 도2e에 도시된 바와 같이 인산 용액을 이용하여 나이트라이드막(200) 및 식각 장벽막(102)을 제거하여 하부 전극(BP)을 형성한다. 상기의 인산 용액을 이용한 습식 식각 공정시 식각 장벽막 하부의 버퍼 산화막(101)으로 이용되는 HLD막과의 식각 선택비가 50:1 이상 되므로, 식각 장벽막(102)과 나이트라이드막(200)을 모두 제거할 수 있다. 이때, 상기 제거된 나이트라이드막(200)의 면적 만큼 하부 전극의 표면적이 증가하여 캐패시터 용량이 증가하게 된다.

상기의 하부 전극 형성 후 도2f에 도시된 바와 같이 유전체막(107)으로 ONO막을 증착한 후 상부 전극(108)으로 이용될 폴리 실리콘을 증착하여 핀 타입의 캐패시터를 형성한다.

이와 같이 본 발명은 하부 전극 상부에 나이트 라이드막을 두껍게 증착하여 에치백 공정시의 식각 정지막으로 이용한 후 하부 전극 패터닝 후 제거하여 하부 전극의 표면적을 증가시킴으로써, 하부 전극 상부 표면의 불균일성을 개선하고 캐패시터 용량을 증가시킬 수 있게된다.

상기한 바와 같이 본 발명은 하부 전극 상에 나이트라이드막을 두껍게 증착하고 이를 식각 정지마긍로 이용함으로써, 에치백 공정시 발생하는 오버 에치에 의한 하부 전극의 소실을 감소시킬 수 있는 이점이 있다.

또한, 폴리머 및 식각 데미지에 의한 하부 전극 표면의 불균일성을 방지함으로써 누설 전류를 감소시켜 소자의 신뢰성을 확보할 수 있는 이점이 있다.

또한, 제거된 나이트라이드막의 면적 만큼 하부 전극의 표면적이 증가로 인해 캐패시터의 용량을 증가시킴으로써 소자의 효율을 향상시킬 수 있는 이점이 있다.

Claims (7)

1. 소정의 하부 구조가 형성된 반도체 기판 상에 층간 절연막과 버퍼 산화막과 식각 장벽막 및 캡 산화막을 차례로 증착한 후 사진 및 식각 공정을 진행하여 콘택홀을 형성하는 단계와;

   상기 콘택홀이 형성된 결과물 상에 하부 전극으로 사용될 제 1 폴리 실리콘을 증착한 후 그 상부에 나이트라이드막을 증착하는 단계와;

   상기 제 1 폴리실리콘과 나이트라이드막에 대해 사진 및 선택적인 식각 공정을 진행하고 나서 상기 식각 장벽막을 정지막으로 습식 산화 공정을 진행하여 캡 산화막을 완전히 제거하는 단계와;

   상기 캡 산화막이 모두 제거된 결과물 상에 하부 전극용 제 2 폴리실리콘을 증착하고 상기 나이트라이드막을 식각 정지막으로 이용하여 에치백 공정을 진행하여 하부 전극을 형성하는 단계와;

   상기 하부 전극을 형성한 후 상기 버퍼 산화막을 식각 정지막으로 습식 식각 공정을 진행하여 상기 나이트라이드막과 식각 장벽막을 모두 제거 한 후 후속 공정으로 유전체막 및 상부 전극을 형성하는 단계를

   포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
2. 제 1항에 있어서, 상기 캡 산화막 제거 공정은 BOE 용액 또는 HF 용액을 이용하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
3. 제 1항에 있어서, 상기 식각 장벽막은 상기 상부 전극 증착시 보이드 발생을 방지하기 위하여 1000~2000Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
4. 제 1항에 있어서, 상기 버퍼 산화막은 상기 식각 장벽막과의 높은 식각 선택비를 갖는 HLD 산화막으로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
5. 제 1항에 있어서, 상기 버퍼 산화막은 상기 식각 장벽막과의 높은 선택비를 확보하기 위하여 300~1000Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
6. 제 1항에 있어서, 상기 나이트라이드막 및 식각 장벽막은 인산 용액을 이용하여 제거하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
7. 제 1항에 있어서, 상기 나이트라이드막은 상기 에치백 공정에서의 식각 정지막 역할을 할 수 있도록 5000~7000Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.