KR20040053363A - 디지털 제어 펄스 폭 조정 회로 - Google Patents

디지털 제어 펄스 폭 조정 회로 Download PDF

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KR20040053363A
KR20040053363A KR10-2004-7007866A KR20047007866A KR20040053363A KR 20040053363 A KR20040053363 A KR 20040053363A KR 20047007866 A KR20047007866 A KR 20047007866A KR 20040053363 A KR20040053363 A KR 20040053363A
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Abstract

본 회로는 입력 펄스의 폭을 선택적으로 조정한다. 상기 회로는 두 개의 스테이지(stage)를 포함한다. 제 1 스테이지는 제 1 제어 입력에 따라 입력 펄스의 트레일링 에지(trailing edge)에 관한 상기 입력 펄스의 리딩 에지(leading edge)를 지연시킨다. 제 2 스테이지는 제 2 제어 입력에 따라 상기 입력 펄스의 리딩 에지에 관한 트레일링 에지를 지연시킨다. 상기 입력 펄스 폭은 상기 리딩 에지의 지연과 상기 트레일링 에지의 지연간의 차이에 따라 조정된다.

Description

디지털 제어 펄스 폭 조정 회로{Digitally controlled pulse width adjusting circuit}
자동화 테스트 장치(automated test equipment; ATE)에서 핀 전자공학(pin electronics)은 테스트되는 소자 또는 시스템에 구동되는 자극 펄스의 상승 또는 하강 에지(edge)간의 상대적인 타이밍을 조정하는 능력을 일반적으로 요구한다. 조정 능력 또는 프로그램 능력은 개별적인 테스트 채널의 신호 전달 특성에서 대칭적인 불일치 또는 비대칭을 사전테스트 조정 절차동안 보상되게 한다. 따라서, 프로그램 능력은 제어 프로세서에서 실행하는 제어 논리 또는 소프트웨어에 의하여 접근할 수 있다. 테스트 장치의 정밀도가 타이밍 조정 회로의 성능에 의해 한정되어서, 이 회로가 가능한 정밀하고 예상한대로 동작하는 것은 중요하다.
도 1을 참조하면, ATE 핀 전자공학의 현재 구현에 사용되는 펄스 폭 조정 회로가 참조번호 100에 의해 개괄적으로 도시되어 있다. 회로(100)는 한 쌍의 디지털 제어 지연소자들(D1, D2), AND-게이트(102), OR-게이트(104), 및 멀티플렉서(multiplexer; 106)를 포함한다. 입력 신호(IN)는 양쪽의지연소자들(D1, D2)의 입력에 연결된다. 지연소자(D1)의 출력(A)은 양쪽의 AND-게이트(102)와 OR-게이트(104) 상의 제 1 입력에 연결된다. 지연소자(D2)의 출력(B)은 양쪽의 AND-게이트(102)와 OR-게이트(104) 상의 제 2 입력에 연결된다. AND-게이트(102)와 OR-게이트(104)의 각각의 출력들(A1, B1)은 멀티플렉서(106)의 입력에 연결된다.
지연소자(D1)는 제 1 지연 신호(Delay1)에 의해 입력 신호(IN)를 지연시키고, 지연소자(D2)는 제 2 지연 신호(Delay2)에 의해 입력 신호(IN)를 지연시킨다. 지연 신호들(Delay1, Delay2)은 n-비트 제어어에 의해 가능한 설정들 S중 하나로 조정될 수 있고, 여기서 n≥log2S이다. 도 2를 참조하면, 디지털 지연소자들(D1, D2)의 특성이 도시되어 있다. 이상적으로, 지연 시간 Td는 0의 지연 제어어 입력값에 대한 최소값 Tdmin에서부터 S-1의 지연 제어어 입력값에 대한 최대값 Tdmax까지 범위에서 전달 지연과 선형적이다. 각각의 지연소자는 근사적으로 (Tdmax-Tdmin)/(S-1)의 분해능을 제공하고, 많은 방법으로 실현될 수 있다. 예를 들면, 지연소자는 스위칭 전류(switching current), 부하 커패시턴스(load capacitance) 또는 경로 길이도 디지털 제어 입력에 의해 제어되는 일련의 디지털 논리 게이트를 사용하여 실현될 수 있다.
도 3a 및 도 3b를 참조하면, 도 1에 나타낸 회로에 대한 타이밍도가 각각 참조번호 300 및 350에 의해 개괄적으로 도시되어 있다. 도 3a는 입력 신호(IN)의 타이밍을 도시한 것으로, 여기서 타이밍 펄스는 타이밍 펄스의 폭 W의 기간동안 낮은 값에서부터 높은 값까지 입력 신호(IN)를 변경시킨 후, 낮은 값까지 입력 신호(IN)를 귀환시킨다. 결과적으로, 이 타입의 펄스는 "0으로 귀환"(return to zero; RTZ) 펄스로 인용된다. 역으로, 도 3b는 입력 신호(IN)의 타이밍을 도시한 것으로, 여기서 타이밍 펄스는 타이밍 펄스의 폭 W의 기간동안 높은 값에서부터 낮은 값까지 입력 신호(IN)를 변경시킨 후, 높은 값까지 입력 신호(IN)를 귀환시킨다. 결과적으로, 이 타입의 펄스는 "1로 귀환"(return to one; RTO) 펄스라고 인용된다.
지연소자(D1)의 출력(A)은 제 1 지연 TD1에 의해 지연된 타이밍 펄스이다. 지연소자(D2)의 출력(B)은 제 2 지연 TD2에 의해 지연된 타이밍 펄스이다. 지연 차이 Δt는 제 2 지연 TD2와 제 1 지연 TD1간의 차이를 나타낸다. 이 예에서, 차이 Δt는 양수로 가정된다. 지연 입력 신호 펄스들(A, B)은 AND-게이트(102)와 OR-게이트(104)를 사용하여 재결합된다. RTZ 펄스에 대하여, AND-게이트(102)의 출력(A1)은 W-Δt의 짧아진 펄스 폭을 갖는 펄스이다. OR-게이트(104)의 출력(B1)은 W+Δt의 길어진 펄스 폭을 갖는 펄스이다. 역으로, RTO 펄스에 대하여, AND-게이트(102)의 출력(X)은 W+Δt의 길어진 펄스 폭을 갖는 펄스이다. OR-게이트(104)의 출력(Y)은 W-Δt의 짧아진 펄스 폭을 갖는 펄스이다. 어느 쪽의 펄스에 대해서도, 멀티플렉스(106)는 타이밍 펄스가 짧아지던지 길어지던지에 의존하여 AND-게이트(102)의 출력(A1) 또는 OR-게이트(104)의 출력(B1)중 어느 하나를 선택한다.
그러나, 상술한 회로는 그 정밀도를 한정하므로 일체화하는 ATE 시스템의 정밀도의 많은 문제점을 겪게 된다. 가장 중요한 문제점 중 하나는 온도와 전원 전압의 회로 동작 범위, 및 예상되는 제작상 허용오차에서 AND-게이트(102)와 OR-게이트(104)를 통과한 전달 지연을 일치시키는 어려움이다. 불일치의 불확정성은 제어 프로세서를 지연 입력 값들(Delay1, Delay2)을 선택하고, 매끄럽고 연속적인 펄스 조정 성능 특성을 유지하도록 멀티플레서에 스위치를 켤 때 선택하게 하는 것을 어렵게 한다. 회로 동작 특성에서 이 불확정성은 이 타입의 회로와 일체화하는 ATE 시스템의 시스템레벨 기능의 정밀도를 저하시킨다.
그러므로, 입력 타이밍 펄스의 폭을 보다 정밀하게 조정시키는 회로에 대한 요구가 있다. 적어도 몇 가지의 상술한 문제점을 제거하거나 완화시키는 것이 본 발명의 목적이다.
본 발명은 펄스 타이밍 신호의 폭을 동적으로 조정하기 위한 회로에 관한 것이다.
다음과 같은 도면과 관련하여, 본 발명의 실시예들은 단지 일례로서 이하 기술될 것이다.
도 1은 펄스 폭 조정 회로의 개략도이다(종래 기술).
도 2는 도 1에 도시된 지연소자들의 시간 지연을 도시한 그래프이다(종래 기술).
도 3a 및 도 3b는 도 1에 도시된 회로의 동작에 대한 타이밍도이다(종래 기술).
도 4는 본 발명의 일실시예에 따른 펄스 폭 조정 회로의 개략도이다.
도 5는 도 4에 도시된 회로의 동작에 대한 타이밍도이다.
도 6은 본 발명의 다른 실시에에 다른 펄스 폭 조정 회로의 개략도이다.
본 발명의 한 관점에 따라, 입력 펄스의 폭을 선택적으로 조정하기 위한 방법 및 회로가 제공된다. 상기 회로는 두 개의 스테이지(stage)를 포함한다. 제 1 스테이지는 제 1 제어 입력에 따라 입력 펄스의 트레일링 에지(trailing edge)에 관한 상기 입력 펄스의 리딩 에지(leading edge)를 지연시킨다. 제 2 스테이지는 제 2 제어 입력에 따라 상기 입력 펄스의 리딩 에지에 관한 트레일링 에지를 지연시킨다.
편의상, 본 명세서에 동일한 참조번호는 도면에 동일한 구조를 인용한다. 도 4를 참조하면, 본 발명의 제 1 실시예에 따른 펄스 폭 조정 회로가 참조번호 400에 의해 개괄적으로 도시되어 있다. 회로(400)는 네 개의 동일한 디지털 프로그램 가능 지연소자(digitally programmable delay element)(D3, D4, D5, D6) 및 한 쌍의 NAND-게이트(N1, N2)를 포함한다. 회로(400)는 두 개의 스테이지(stage)(402, 404)로 배열되어 있다.
제 1 스테이지(402)는 두 개의 지연소자들(D3, D4) 및 하나의 NAND-게이트(N1)를 포함한다. 입력 신호(IN)는 지연소자들(D3, D4)의 입력과 연결된다. 지연소자(D4)의 출력(D)은 NAND-게이트(N1)의 제 1 입력에 연결된다. 지연소자(D4)의 출력(D)은 NAND-게이트(N1)의 제 2 입력에 연결된다. 제 2 스테이지(404)는 배열상 제 1 스테이지(402)와 유사하다. 지연소자(D4)에 지연 제어 입력이 가장 낮은 설정(0)에 고정되어 있는데 반해, 지연소자(D3)에 지연 제어 입력은 중간범위(근사적으로 S/2)에 고정되어 있다.
제 2 스테이지(404)는 두 개의 지연소자들(D5, D6) 및 하나의 NAND-게이트(N2)를 포함한다. NAND-게이트(N1)에서 출력신호(Z)는 지연소자들(D5, D6)의 입력과 연결된다. 지연소자(D5)의 출력(E)은 NAND-게이트(N2)의 제 1 입력에 연결된다. 지연소자(D6)의 출력(F)은 NAND-게이트(N2)의 제 2 입력에 연결된다. NAND-게이트(N2)에서 출력신호(OUT)는 회로의 출력이다. 지연소자(D5)에 지연 제어 입력이 외부 전원(도시되지 않음)에서 수신되고 회로에 가변적 지연 제어 입력을 나타내는데 반해, 지연소자(D6)에 지연 제어 입력은 가장 낮은 설정(0)에 고정되어 있다.
네 개의 지연소자들(D3, D4, D5, D6)이 거의 동일한 타이밍 특성을 갖는 것이 바람직하다. 예를 들면, 본 실시예에서, 지연소자들간의 바람직한 최대 허용오차는 근사적으로 스텝 지연 크기의 1/4 또는 R/4(S-1)이다. 본 기술분야에서 숙련된 당업자는 이 허용오차가 본 출원에 따라 변화할 수 있는 것을 인정할 것이다. 게다가, 지연소자들이 허용오차 내에서 변화하는 것은 가능하나, 가능한 작은 변화를 갖는 것이 바람직하다. 이것은 통상적인 집적회로 상에 네 개의 지연소자의 제작에 의하여 달성될 수 있다. 다른 방법으로, 이 요구는 유사한 동작 특성을 갖는 지연소자들의 선택을 통한 불연속적인 구현에서 달성될 수 있다. 또 다른 방법으로, 네 개의 지연소자는 서로 거의 일치하도록 손질될 수 있다. 이 특성들을 달성하기 위한 다른 방법들은 본 기술분야에서 숙련된 당업자에게 분명할 것이다.
회로(400)의 동작을 기술하는 목적 때문에, 네 개의 지연소자들(D3, D4, D5, D6)에 대한 타이 특성에서 차이는 무시할 수 있는 것으로 가정된다. 각각의 지연소자들(D3, D4, D5, D6)은 0에서 S-1까지 범위의 설정 S중 하나를 선택하는 n-비트 이진 지연 제어어 입력을 수신하며, 여기서 n≥log2S이다. 각각의 지연소자에 대한 입력 대 출력 전달 지연 Td는 0의 제어어 입력값에 대한 최소값 Tdmin에서부터 S-1의 제어어 입력값에 대한 최대값 Tdmax까지 갖는다. 각각의 지연소자에 대한 조정가능 범위 R은 R=Tdmax-Tdmin으로 정의된다. 지연소자가 근사적으로 R/(S-1)의 스텝 당 지연을 가지고 최소와 최대 설정간을 선형적으로 동작하는 것으로 가정된다.
전달된 펄스의 하강 에지(falling edge)에 관하여, 제 1 스테이지(402)는 지연소자 조정가능 범위의 절반 R/2에 의하여 전달된 RTZ펄스의 상승 에지(rising edge)를 지연시킨다. 이것은 지연소자들(D3, D4)에 대한 지연 제어 입력을 각각 S/2 및 0에 고정시킴으로써 달성된다. 따라서, 폭 W를 갖는 입력 펄스는 폭 W-R/2를 갖는 RTO 펄스가 되도록 지연소자(D4)에 의해 Tdmin의 시간동안 지연되고 지연소자(D3)에 의해 Tdmin+R/2의 시간까지 지연된다. 도 5를 참조하면, 도 4에 나타낸 회로에 대한 타이밍도가 참조번호 500에 의해 개괄적으로 도시되어 있다. 도시된 바와 같이, 폭 W를 갖는 타이밍 펄스는 입력(IN)에 존재한다. 지연소자(D4)의 출력(D)에서, 지연소자(D4)에 지연 제어 입력값이 0이기 때문에, 타이밍 펄스는 Tdmin까지 지연된다. 지연소자(D3)에 지연 제어 입력값에서, 지연소자(D3)에 지연 제어입력값이 S/2이기 때문에, 타이밍 펄스는 Tdmin+R/2까지 지연된다. NAND-게이트(N1)는 그 출력(Z)이 양쪽의 지연소자 출력들(D, C)이 높지 않는 경우 높도록 지연소자 출력들(D, C)을 결합시킨다. RTO 타이밍 펄스에서 이 결과는 도시되어 있다. 게다가, 지연소자 출력들(D, C)간의 타이밍 차이 Δt가 R/2이기 때문에, NAND-게이트 출력(Z)의 폭은 W-R/2이다.
역으로, 제 2 스테이지(404)는 전달된 펄스의 상승 에지에 관하여 전달된 펄스의 하강 에지를 선택적으로 지연시킨다. 제 2 스테이지(404)는 제 1 스테이지(402)와 유사한 방식으로 기능을 하나, 고정된 제어 입력을 갖는 대신에, 지연소자(D5)에 제어 입력이 0에서 S-1까지 변할 수 있다. 제 1 스테이지(402)와 관련하여 기술된 바와 같이, NAND-게이트(N1)는 입력 신호를 반전시킨다. 유사하게, NAND-게이트(N2)는 제 2 스테이지의 출력을 반전시키므로, 지연소자(D5)에 제어 입력에 따른 폭을 갖는 RTZ 펄스의 뒷부분을 복귀시킨다. 도 5를 다시 한번 참조하면, 지연소자(D6)의 출력(F)에서, NAND-게이트(N1)의 출력(Z)은 Tdmin까지 지연된다. 지연소자(D5)의 출력(E)에서, NAND-게이트(N1)의 출력(Z)는 가변 지연 제어 입력(X)의 값에 따라 지연된다. 따라서, 지연소자(D5)의 출력(E)에서 지연은 Tdmin에서부터 Tdmax까지 범위의 시간 지연을 제공할 수 있다. NAND-게이트(N2)의 출력(OUT)은 지연소자 출력들(E, F)중 어느 하나가 논리 최저가 아닌 경우 논리 최저가 된다. 가변 지연 제어 입력(X)이 0에 설정되면, 지연소자(D5)의 출력(E)에서지연은 Tdmin이 된다. 지연소자 출력들(E, F)간의 타이밍 차이 Δt가 0이기 때문에, NAND-게이트 출력(OUT)의 폭은 W-R/2가 된다. 가변 지연 제어 입력(X)이 S-1에 설정되면, 지연소자(D5)의 출력(E)에서 지연은 Tdmax가 된다. 지연소자 출력들(E, F)간의 타이밍 차이 Δt가 R이기 때문에, NAND-게이트 출력(OUT)의 폭은 W+R/2가 된다.
상술한 실시예가 그 입력으로서 RTZ 펄스를 갖는 회로의 기능성을 설명하나, 본 기술분야에서 숙련된 당업자는 입력 펄스가 RTO 펄스도 될 수 있음을 인정할 것이다. 따라서, 보편성을 위하여 RTO 펄스의 하강 에지에 대응하는 RTZ 펄스의 상승 에지는 리딩 에지(leading edge)로도 인용될 것이다. 유사하게, RTO 펄스의 상승 에지에 대응하는 RTZ 펄스의 하강 에지는 트레일링 에지(trailing edge)로도 인용될 것이다.
회로(400)의 효과적인 전체 동작은 이하 기술될 수 있다. 회로(400)의 제 1 스테이지(402)는 그 트레일링 에지에 관하여 입력 펄스(IN)의 리딩 에지를 R/2까지 지연시킨다. 회로의 제 2 스테이지(404)는 그 리딩 에지에 관하여 입력 펄스(Z)의 트레일링 에지를 가변 지연 제어 입력(X)으로 정의되는 가변 시간 지연량까지 지연시킨다. 가변 지연 제어 입력(X)이 0이면, 리딩 에지는 R/2까지 지연되고, 트레일링 에지는 전혀 지연되지 않는다. 따라서, 출력 펄스(OUT)의 폭은 W-R/2이다. 가변 지연 제어 입력(X)이 지연소자(D5)에서 R/2의 지연량을 제공하면, 리딩 에지 및 트레일링 에지 모두는 동일한 양까지 지연되고, 출력 펄스 폭은 W이다. 따라서,출력(OUT)을 통하여 전달된 펄스는 입력(IN)을 통하여 제공된 펄스와 동일한 폭을 갖는다. 가변 지연 제어 입력(X)이 지연소자(D5)에서 R의 지연을 제공하면, 리딩 에지는 R/2까지 지연되고, 트레일링 에지는 R까지 지연된다. 따라서, 출력 펄스(OUT)의 폭은 W+R/2이다. 게다가, 본 기술분야에서 숙련된 당업자는 가변 지연량에 대한 다른 값들이 다른 펄스 폭이 될 것이라는 것을 인정할 것이다. 따라서, 도면과 관련하여 기술된 회로(400)가 입력 타이밍 펄스의 폭을 정밀하게 조정하는 것을 볼 수 있다.
도 4와 관련하여 기술된 실시예는 몇 가지의 실례에서 NAND-게이트(N2)에 기인한 전달 지연의 증가로부터 그 동작 특성을 경험할 수 있다. 명확하게, 동작 특성은 NAND-게이트(N2)에 양쪽 입력이 NAND-게이트(N2)의 입력 및 출력의 스위칭 시간과 유사한 순서의 시간 구간내에서 하강할 때 경험할 것이다. 예를 들면, 지연소자(D5)에 입력 제어가 0에 가깝고 지연소자의 분해능 R/(S-1)이 NAND-게이트(N2)의 입력과 출력의 상승 및 하강 시간보다 작은 경우, 이것은 발생할 수 있다.
본 발명의 다른 실시예에서, 이 문제점을 회피하는 펄스 폭 조정 회로의 다른 구현이 제공된다. 도 5를 참조하면, 바람직한 펄스 폭 조정 회로가 참조번호 500에 의해 개괄적으로 도시되어 있다. 고정 지연소자들(D7, D8)을 더 포함하는 것을 제외하면, 개선된 회로는 도면에 도시된 회로(400)와 유사하다. 고정 지연소자(D7)는 지연소자(D3)의 출력(C)과 NAND-게이트(N1)의 입력사이에 연결된다. 고정 지연소자(D8)는 지연소자(D5)의 출력(E)과 NAND-게이트(N2)의 입력사이에 연결된다. 고정 지연소자들(D7, D8)의 지연은 NAND-게이트(N2)의 입력과 출력의 상승및 하강 시간의 최대값과 비슷하다. 고정 지연소자(D8)는 NAND-게이트(N2)에 하강 에지 입력의 도달간에 최소 간격을 제공한다. 그 간격은 NAND-게이트(N2)의 전달 지연의 바람직하지 않은 변조를 방지한다. 고정 지연소자(D7)는 고정 지연소자(D8)에 의하여 제 2 스테이지에 도입되는 타이밍 오프셋(timing offset)을 상쇄시키고, 동일한 양만큼 펄스 폭을 축소시키거나 증대시키는 능력을 보유한다.
본 발명의 다른 실시예에 기술된 펄스 폭 조정 회로는 자동화 테스트 장치에서 형성하는 자극파형(stimulus waveform)보다 다른 목적 때문에 주기적인 신호의 펄스 폭을 정밀하게 조작하거나 손질하는데 사용될 수 있다. 다른 응용분야는 대역폭 한계, 부호간 간섭 및 다른 왜곡에 민감한 전송 채널과 교차하는 통신의 사전-신호 대 사전-신호 보상을 포함한다. 또 다른 잠재적인 응용분야는 넓고 고성능 집적 회로에서 클락(clock) 발생 및 분배이다. 펄스-형태의 회로에 의하여 제공되는 조정 가능한 파형은 클락 분배의 상호연결에서 비균일성을 보상하는데 유용할 것이다. 펄스-형태의 회로에 대한 또 다른 사용은 설계 검증, 공학적 특성, 및 제작 과정이 관련된 테스트동안 타이밍 마진 평가(timing margin assessment)와 가드 밴딩(guard banding)에서 원조하기 위한 국소적 또는 포괄적인 클락 파형을 선택적으로 변화시키는 것이다.
본 발명은 특정한 구체적인 실시예와 관련하여 기술되어 있으나, 그 다양한 변형이 본 명세서에 첨부된 특허청구범위의 개요로서 본 발명의 사상과 범위를 벗어나지 않는 것은 본 기술분야의 숙련된 당업자에게 명백할 것이다.

Claims (11)

  1. (a) 제 1 제어 입력에 따라 입력 펄스의 트레일링 에지(trailing edge)에 관한 상기 입력 펄스의 리딩 에지(leading edge)를 지연시키기 위한 제 1 스테이지(first stage);
    (b) 제 2 제어 입력에 따라 상기 입력 펄스의 상기 리딩 에지에 관한 상기 입력 펄스의 상기 트레일링 에지를 지연시키기 위한 제 2 스테이지(second stage)를 포함하고,
    상기 입력 펄스 폭이 상기 리딩 에지의 상기 지연과 상기 트레일링 에지의 상기 지연간의 차이에 따라 조정되는 것을 특징으로 하는 입력 펄스 폭을 선택적으로 조정하기 위한 디지털 방식의 제어 회로.
  2. 제 1 항에 있어서,
    상기 입력 펄스의 상기 폭이 상기 제 2 제어 입력에 의해 결정되는 양에 따라 변경되도록 상기 제 1 제어 입력은 고정되고 상기 제 2 제어 입력은 가변적인 것을 특징으로 하는 입력 펄스 폭을 선택적으로 조정하기 위한 디지털 방식의 제어 회로.
  3. 제 1 항에 있어서,
    상기 제 1 스테이지는 상기 입력 펄스를 병렬로 지연시키기 위한 제 1 및 제2 디지털 지연소자, 및 상기 입력 펄스의 상기 지연된 리딩 에지를 제공하는 상기 제 1 및 제 2 지연소자의 출력을 결합시키기 위한 제 1 논리 게이트(first logic gate)를 포함하고,
    상기 제 1 및 제 2 디지털 지연소자는 소정의 지연 범위를 갖는 것을 특징으로 하는 입력 펄스 폭을 선택적으로 조정하기 위한 디지털 방식의 제어 회로.
  4. 제 2 항에 있어서,
    상기 제 2 스테이지는 상기 입력 펄스를 병렬로 지연시키기 위한 제 3 및 제 4 디지털 지연소자, 및 상기 입력 펄스의 상기 지연된 트레일링 에지를 제공하는 상기 제 3 및 제 4 지연소자의 출력을 결합시키기 위한 제 2 논리 게이트(second logic gate)를 포함하고,
    상기 제 3 및 제 4 디지털 지연소자는 소정의 지연 범위를 갖는 것을 특징으로 하는 입력 펄스 폭을 선택적으로 조정하기 위한 디지털 방식의 제어 회로.
  5. 제 3 항에 있어서,
    상기 제 1 디지털 지연소자는 상기 소정의 지연 범위의 절반만큼 지연되고,
    상기 제 2 및 제 3 디지털 지연소자는 상기 소정의 지연 범위의 최소값만큼 지연되며,
    상기 제 4 디지털 지연소자는 상기 지연 범위내에 가변적인 값만큼 지연되는 것을 특징으로 하는 입력 펄스 폭을 선택적으로 조정하기 위한 디지털 방식의 제어회로.
  6. 제 3 항에 있어서,
    상기 제 1 논리 게이트에 입력되기 전에 상기 제 1 디지털 지연소자의 상기 출력을 지연시키기 위한 고정 지연소자를 더 포함하는 것을 특징으로 하는 입력 펄스 폭을 선택적으로 조정하기 위한 디지털 방식의 제어 회로.
  7. 제 4 항에 있어서,
    상기 제 2 논리 게이트에 입력되기 전에 상기 제 3 디지털 지연소자의 상기 출력을 지연시키기 위한 고정 지연소자를 더 포함하는 것을 특징으로 하는 입력 펄스 폭을 선택적으로 조정하기 위한 디지털 방식의 제어 회로.
  8. 제 1 항에 있어서,
    상기 제 1 및 제 2 스테이지는 실질적으로 동등한 타이밍을 갖는 것을 특징으로 하는 입력 펄스 폭을 선택적으로 조정하기 위한 디지털 방식의 제어 회로.
  9. (a) 디지털 방식의 제어 회로의 제 1 스테이지를 이용하여 제 1 소정량만큼 입력 펄스의 리딩 에지를 지연시키는 단계; 및
    (b) 상기 디지털 방식의 제어 회로의 제 2 스테이지를 이용하여 제 2 소정량만큼 상기 입력 펄스의 트레일링 에지를 지연시키는 단계를 포함하고,
    상기 입력 펄스 폭이 상기 제 1 및 제 2 소정량간의 차이에 따라 조정되는 것을 특징으로 하는 디지털 방식의 제어 회로를 이용한 입력 펄스 폭의 선택적 조정 방법.
  10. 제 9 항에 있어서,
    상기 제 1 소정량은 고정되고, 상기 제 2 소정량은 가변적인 것을 특징으로 하는 디지털 방식의 제어 회로를 이용한 입력 펄스 폭의 선택적 조정 방법.
  11. 제 9 항에 있어서,
    상기 리딩 에지를 지연시키는 단계 및 상기 트레일링 에지를 지연시키는 단계는 실질적으로 동등한 타이밍을 갖는 것을 특징으로 하는 디지털 방식의 제어 회로를 이용한 입력 펄스 폭의 선택적 조정 방법.
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