KR20040050329A - 이중화 게이트웨이 시스템 - Google Patents

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KR20040050329A KR1020020078136A KR20020078136A KR20040050329A KR 20040050329 A KR20040050329 A KR 20040050329A KR 1020020078136 A KR1020020078136 A KR 1020020078136A KR 20020078136 A KR20020078136 A KR 20020078136A KR 20040050329 A KR20040050329 A KR 20040050329A
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Abstract

본 발명은 이중화 게이트웨이 시스템에 관한 것으로, 특히 하위 디바이스와 상위 프로세서간에 버스 중재 역할을 하는 게이트웨이가 동일 IPC 주소를 갖고 이중화되도록 한 이중화 게이트웨이 시스템에 관한 것이다.
본 발명은 동일한 IPC 주소를 가지며 이중화되는 엑티브 게이트웨이와 스탠바이 게이트웨이를 구비하여 상위 프로세서와 하위 디바이스간의 IPC 데이터 송수신을 중계하는 것을 특징으로 하고, 이에 따라 본 발명은 동일 IPC 주소를 이용하여 게이트웨이를 이중화함으로써, IPC 통신 시에 상위 프로세서와 하위 디바이스가 게이트웨이의 상태를 항상 감시할 필요가 없게 할 수 있고 뿐만 아니라 게이트웨이에 대한 정보도 가지고 있을 필요가 없게 할 수 있으며, 스탠바이 게이트웨이가 상위 프로세서와 하위 프로세서간에 송수신되는 IPC 데이터를 엑티브 게이트웨이로부터 수신하여 해당 엑티브 게이트웨이와 항상 동일한 동작을 하게 하여 엑티브 상태로 절체시 즉시 기존 엑티브 게이트웨이가 하던 동작을 하게 함으로써, 시스템의 안정성을 유지할 수 있다.

Description

이중화 게이트웨이 시스템{System For Duplexing Gateway}
본 발명은 이중화 게이트웨이(Gateway) 시스템에 관한 것으로, 특히 하위 디바이스(Device)와 상위 프로세서(Processor)간에 버스(Bus) 중재 역할을 하는 게이트웨이가 동일 IPC(Inter Processor Communication) 주소를 갖고 이중화되도록 한 이중화 게이트웨이 시스템에 관한 것이다.
일반적으로, 프로세서는 시스템의 신뢰성을 보장하기 위하여 이중화 구조를 갖는다.
이하, 도 1을 참조하여 종래의 이중화 시스템을 설명한다.
도 1은 종래의 이중화 시스템을 나타낸 도면이다.
종래의 이중화 시스템은 상위 프로세서, 주변 프로세서 및 하위 디바이스로 이루어지는데, 상기 상위 프로세서는 메인 프로세서(11)를 구비하고, 상기 주변 프로세서는 상기 상위 프로세서와 버스A를 통해 연결되어 상기 하위 디바이스에 구비된 각 디바이스의 상태 감시 및 제어를 하는 것으로, 각각 이중화되어 다른 IPC 주소를 갖고 있으며 상기 메인 프로세서의 제어를 각각 받고 알람(Alarm)이나 상태 보고도 각각 따로 관리하는 엑티브(Active) 주변 프로세서(21)(IPC 주소 : 2010)와 스탠바이(Stand-by) 주변 프로세서(22)(IPC 주소 : 2020)를 구비하며, 상기 하위 디바이스(Device)는 상기 주변 프로세서와 버스B를 통해 연결되는 것으로 제 1 디바이스 제어부(31)(IPC 주소 : 3010), 제 2 디바이스 제어부(32)(IPC 주소 : 3020), 디바이스1, …, 디바이스N을 구비한다.
여기서, 상기 엑티브 주변 프로세서(21)와 스탠바이 주변 프로세서(22)는 상기 하위 디바이스를 각각 다른 방법으로 제어하고 해당 각각의 디바이스가 각각 다른 버스로 연결되어 있기 때문에, 항상 엑티브인 경우에만 디바이스의 상태를 수신하여 그에 대한 정보를 갖는다.
이하, 상술한 바와 같이 구성된 종래의 이중화 시스템의 동작을 설명한다.
엑티브 주변 프로세서(21)는 하위 디바이스에 구비되는 다수의 디바이스의 상태 데이터를 제 1 디바이스 제어부(31) 및 제 2 디바이스 제어부(32)를 통해 수신하고 해당 각 디바이스가 정상적으로 초기화(Initial)되어 동작하는지를 확인한다. 이때, 상기 엑티브 주변 프로세서(21)는 상기 상태 데이터를 메인 프로세서(11)로 보고하고, 한편 내부에 저장하여 상기 디바이스의 상태 정보를 갖게 된다.
그리고, 상기 엑티브 주변 프로세서(21)는 상기 상태 데이터를 이중화된 스탠바이 주변 프로세서(22)로 복사(Copy)하는 작업을 한다. 즉, 상기 엑티브 주변 프로세서(21)가 기존의 IPC 형태로 상기 상태 데이터를 송신하면, 상기 스탠바이 주변 프로세서(22)는 해당 상태 데이터를 수신하여 동일한 상태 정보를 갖게 된다. 이때 상태 데이터는 따로 가공된 데이터이다.
그리고, 메인 프로세서(11)는 상기 엑티브 주변 프로세서(21)와 스탠바이 주변 프로세서(22)로부터 해당 프로세서에 대한 정보인 프로세서 데이터를 각각 수신하고 해당 엑티브 주변 프로세서(21)와 스탠바이 주변 프로세서(22)를 각각 다른 IPC 주소를 갖는 프로세서로 관리한다. 즉, 어느 프로세서가 엑티브인가에 따라서 프로세서 주소를 각각 달리한다.
한편, 각각 이중화된 상기 엑티브 주변 프로세서(21)와 스탠바이 주변 프로세서(22)는 각각 이중화를 위한 버스를 가지고 있으며, 해당 스탠바이 주변 프로세서(22)는 해당 엑티브 주변 프로세서(21)로부터 상태 데이터를 받고, 양자는 서로의 상태를 항상 감지한다.
상술한 종래의 이중화 시스템에서 이중화에 대한 개념은 각각 연결된 버스의 앤 투 앤(end-to-end) 개념으로 1:1의 형태로 이중화를 의미한다. 즉, 상위 버스인 버스A에 대하여는 상기 메인 프로세서(11)와 주변 프로세서(21,22)간의 이중화 개념이고, 하위 버스인 버스B에 대하여는 상기 주변 프로세서(21,22)와 디바이스 제어부(31,32)간의 이중화 개념으로 각 단계별 이중화 개념이 종래의 이중화 시스템에 적용된다.
따라서, 상기 메인 프로세서(11)는 버스A를 통해 그리고 상기 디바이스 제어부(31,32)는 버스B를 통해 상기 주변 프로세서(21,22)의 이상유무를 항상 주기적으로 점검하여 엑티브 프로세서(21)에 이상이 발생하면 스탠바이 프로세서(22)로 절체하여야 한다.
한편, 상기 주변 프로세서(21,22)는 각각 다른 IPC 주소를 가지고, 상기 디바이스 제어부(31,32)도 각각 다른 IPC 주소를 가지며, 상기 메인 프로세서(11)와 주변 프로세서(21,22)간 송수신되는 데이터 형태(상태 데이터)와 다른 데이터 형태의 데이터 형태(프로세서 데이터)가 상기 주변 프로세서(21,22)와 디바이스 제어부(31,32)간 송수신된다. 따라서, 상기 주변 프로세서(21,22)는 상기 디바이스 제어부(31,32)로부터 하위 디바이스의 상태 데이터를 수신하여 처리하고, 해당 처리된 상태 데이터 중 상기 메인 프로세서(11)로 송신할 데이터는 해당 메인 프로세서(11)와의 사이에 정의된 데이터 형태, 즉 프로세서 데이터 형태로 송신하게 된다.
상술한 바와 같이, 각각의 버스에 대한 이중화가 따로 고려되어야 하고, 상기 메인 프로세서(11)는 상기 주변 프로세서(21,22)를 통해 각각의 디바이스에 대한 정보를 수집해야 하므로 해당 엑티브 주변 프로세서(21)와 스탠바이 주변 프로세서(22)를 모두 관리해야 한다. 즉, 상기 메인 프로세서(11)가 상기 엑티브 프로세서(21)와 스탠바이 프로세서(22) 모두와 IPC 통신이 가능해야 하므로, 해당 엑티브 프로세서(21)와 스탠바이 프로세서(22)는 ID, 즉 IPC 주소를 서로 달리하여야 상기 메인 프로세서(11)와의 인터페이스가 가능하게 된다. 왜냐면, 상기 메인 프로세서(11)가 하나의 IPC 주소로는 상기 이중화된 엑티브 프로세서(21)와 스탠바이 프로세서(22)를 각각 관리할 수 없기 때문이다.
결국, 종래의 이중화 시스템에서 각 주변 프로세서는 각각 다른 IPC 주소를 갖고 있으며, 상위 프로세서와 하위 디바이스간의 데이터 송수신 시에, 상기 각 주변 프로세서는 상기 하위 디바이스로부터 수신한 상태 데이터를 상기 상위 프로세서로 송신하기 위해 해당 상태 데이터의 형태를 프로세서 데이터 형태로 변경해야하므로, 상위 프로세서에서 하위 디바이스를 제어하기 위해 여러 번 데이터를 가공해야 하는 문제점이 있었다.
또한, 종래의 이중화 시스템에서 상기 상위 프로세서와 하위 프로세서는 상기 주변 프로세서의 상태를 항상 점검해야 하는 문제점이 있었다.
상술한 바와 같은 문제점을 해결하기 위한 것으로, 본 발명의 목적은 동일 IPC 주소를 이용하여 게이트웨이가 이중화됨으로써, IPC 통신 시에 상위 프로세서와 하위 디바이스가 게이트웨이의 상태를 항상 감시할 필요가 없게 할 뿐만 아니라 게이트웨이에 대한 정보도 가지고 있을 필요가 없게 하는데 있다.
그리고, 본 발명의 다른 목적은 스탠바이 게이트웨이가 상위 프로세서와 하위 프로세서간에 송수신되는 IPC 데이터를 엑티브 게이트웨이로부터 수신하여 해당 엑티브 게이트웨이와 항상 동일한 동작을 하게 하여 엑티브 상태로 절체시 즉시 기존 엑티브 게이트웨이가 하던 동작을 하게 함으로써, 시스템의 안정성을 유지하는데 있다.
도 1은 종래의 이중화 시스템을 나타낸 도면.
도 2는 본 발명의 실시예에 따른 이중화 게이트웨이 시스템을 나타낸 도면.
도 3은 본 발명에 적용되는 IPC 데이터 구조를 나타낸 도면.
도 4는 도 2에 있어 엑티브 게이트웨이의 상세 구성도.
* 도면의 주요 부분에 대한 부호의 설명 *
50 : 엑티브 게이트웨이 60 : 스탠바이 게이트웨이
51 : 상태 감시 제어부 52 : 상위 버스 연결부
53 : 상위 데이터 버퍼 54 : 상위 데이터 송수신부
55 : 하위 버스 연결부 56 : 하위 데이터 버퍼
57 : 하위 데이터 송수신부
상술한 바와 같은 목적을 해결하기 위하여, 본 발명의 이중화 게이트웨이 시스템은 동일한 IPC 주소를 가지며 이중화되는 엑티브 게이트웨이와 스탠바이 게이트웨이를 구비하여 상위 프로세서와 하위 디바이스간의 IPC 데이터 송수신을 중계하는 것을 특징으로 한다.
여기서, 상기 엑티브 게이트웨이는, 활성화 상태에서 상위 버스와 하위 버스를 통해 메인 프로세서와 디바이스간의 IPC 데이터를 중계하고 상기 스탠바이 게이트웨이의 상태를 감시하면서 해당 IPC 데이터를 상기 스탠바이 게이트웨이로 송신하는 것을 특징으로 하고, 상기 스탠바이 게이트웨이는, 상기 엑티브 게이트웨이와대칭적인 구조를 갖는 것으로 비활성화 상태에서 상기 엑티브 게이트웨이의 상태를 감시하면서 해당 엑티브 게이트웨이로부터 IPC 데이터를 수신하는 것을 특징으로 한다.
이하, 본 발명의 실시예를 첨부한 도면을 참조하여 상세하게 설명하면 다음과 같다.
먼저, 도 2를 참조하여 본 발명의 실시예에 따른 이중화 게이트웨이 시스템을 설명한다.
도 2는 본 발명의 실시예에 따른 이중화 게이트웨이 시스템을 나타낸 도면이다.
본 발명의 실시예에 따른 이중화 게이트웨이 시스템은 동일한 IPC 주소를 가지며 이중화되는 엑티브 게이트웨이(50)와 스탠바이 게이트웨이(60)를 구비하여 상위 프로세서와 하위 디바이스간의 IPC 데이터 송수신을 중계하는 한다. 여기서, 상기 상위 프로세서는 메인 프로세서(40)를 구비하고, 상기 하위 디바이스는 다수의 디바이스(디바이스1(70-1), …, 디바이스N(70-N))를 구비한다.
그리고, 상기 본 발명의 이중화 게이트웨이 시스템은 상기 상위 프로세서의 메인 프로세서(40)와 상위 버스로 연결되고, 상기 하위 디바이스의 다수의 디바이스(70)와 하위 버스로 연결된다.
이하, 도 3을 참조하여 상기 상위 프로세서와 하위 프로세서간에 송수신되는 IPC 데이터 구조를 설명한다.
도 3은 본 발명에 적용되는 IPC 데이터 구조를 나타낸 도면이다.
본 발명에 적용되는 IPC 데이터는 상기 상위 프로세서와 하위 디바이스간 IPC 통신을 위해 사용되는 것으로 목적지 주소 필드, 출발지 주소 필드, 데이터 필드 및 CRC(Cyclic Redundancy Check) 오류 점검 필드를 포함하여 이루어지는데, 상기 목적지 주소 필드는 상기 IPC 데이터를 수신하는 상위 프로세서 또는 하위 디바이스의 주소를 나타내고, 상기 출발지 주소 필드는 상기 IPC 데이터를 송신하는 상위 프로세서 또는 하위 디바이스의 주소를 나타내고, 상기 데이터 필드는 실제 송수신되는 IPC 데이터가 실리며, 상기 CRC 오류 점검 필드는 상기 IPC 데이터 송수신 과정에 발생하는 오류를 검출을 위한 것이다.
도 3에 도시된 바와 같이, 본 발명의 이중화 게이트웨이 시스템은 상기 상위 프로세서와 하위 디바이스간에 송수신되는 IPC 데이터의 정보에 관여하거나 IPC 데이터의 구조를 변경하지 않고 단지 해당 상위 프로세서와 하위 디바이스간의 버스를 연결하는 역할만을 하며, 각종 연결된 버스의 상태 및 디바이스 상태 정보 그리고 버스를 연결하기 위한 정보만을 관리한다.
이하. 도 4를 참조하여 상기 엑티브 게이트웨이(50)를 설명한다.
도 4는 도 2에 있어 엑티브 게이트웨이의 상세 구성도이다.
상기 엑티브 게이트웨이(50)는 활성화 상태에서 상위 버스와 하위 버스를 통해 메인 프로세서(40)와 디바이스(70)간의 IPC 데이터를 중계하고 상기 스탠바이 게이트웨이(60)의 상태를 감시하면서 해당 IPC 데이터를 상기 스탠바이 게이트웨이(60)로 송신하는 것으로, 상태 감시 제어부(51), 상위 버스 연결부(52),상위 데이터 버퍼(53), 상위 데이터 송수신부(54), 하위 버스 연결부(55), 하위 데이터 버퍼(56) 및 하위 데이터 송신부(57)를 포함하여 이루어진다.
여기서, 상기 상태 감시 제어부(51)는 상기 스탠바이 게이트웨이(60)의 상태를 감시하며 엑티브 제어 신호를 생성하여 상기 메인 프로세서(40)의 상위 IPC 데이터 송수신, 상기 디바이스(70)의 하위 IPC 데이터 송수신 및 상기 스탠바이 게이트웨이(60)와의 IPC 데이터 송수신을 제어하고, 상기 상위 버스 연결부(52)는 상위 버스를 통해 상기 메인 프로세서(40)와 연결되어 상위 및 하위 IPC 데이터를 송수신하고, 상기 상위 데이터 버퍼(53)는 상기 엑티브 제어 신호에 따라 인에이블(Enable) 상태에서 상기 상위 IPC 데이터를 상기 스탠바이 게이트웨이(60)로 송신하고, 상기 상위 데이터 송수신부(54)는 상기 상위 버스 연결부(52)로부터 수신한 상위 IPC 데이터를 상기 상위 데이터 버퍼(53)로 송신하여 저장하고, 상기 하위 버스 연결부(55)는 하위 버스를 통해 상기 디바이스(70)와 연결되어 하위 및 상위 IPC 데이터를 송수신하고, 상기 하위 데이터 버퍼(56)는 상기 엑티브 제어 신호에 따라 인에이블 상태에서 상기 하위 IPC 데이터를 상기 스탠바이 게이트웨이(60)로 송신하며, 상기 하위 데이터 송수신부(57)는 상기 하위 버스 연결부(55)로부터 수신한 하위 IPC 데이터를 상기 하위 데이터 버퍼(56)로 송신하여 저장한다.
한편, 상기 스탠바이 게이트웨이(60)는 상기 엑티브 게이트웨이(50)와 대칭적인 구조를 갖는 것으로 비활성화 상태에서 상기 엑티브 게이트웨이(60)의 상태를 감시하면서 해당 엑티브 게이트웨이(50)로부터 IPC 데이터를 수신한다. 상술한 바와 같이, 상기 스탠바이 게이트웨이(60)는 상기 엑티브 게이트웨이(50)와 대칭적인 구조로 구성이 동일하므로 이에 대한 설명은 생략한다.
이하, 본 발명의 실시예에 따른 이중화 게이트웨이 시스템의 동작을 설명한다.
이중화 게이트웨이 시스템은 동일 IPC 주소를 갖고 이중화되고, 한편 메인 프로세서(40)와 디바이스(70)는 서로 IPC 통신을 위한 버퍼를 가지고, 항상 순서(sequence)를 점검(check)하며 통신하며, 스탠바이 게이트웨이(60)와 통신할 수 없다. 그리고, 동일 버스상에 연결되는 상기 메인 프로세서(40)와 디바이스(70)는 각각 다른 IPC 주소를 가져야하는데, 만일 동일 IPC 주소를 갖거나 스탠바이 게이트웨이(60)도 상기 메인 프로세서(40) 및 디바이스(70)와 통신하게 된다면, 엑티브 게이트웨이(50)와 스탠바이 게이트웨이(60)의 IPC 데이터는 상호 충돌을 일으키게 된다.
따라서, 상기 IPC 데이터간 상호 충돌을 방지하고 상기 IPC 데이터에 영향을 주지 않기 위해서 본 발명의 실시예에 따른 이중화 게이트웨이 시스템은 엑티브 게이트웨이(50)와 스탠바이 게이트웨이(60)가 동일한 IPC 주소를 갖도록는데, 이하에서 해당 엑티브 게이트웨이(50)가 스탠바이 게이트웨이(60)로 IPC 데이터를 송신하는 동작을 구체적으로 설명한다.
먼저, 엑티브 게이트웨이(50)에서 상태 감시 제어부(51)는 상기 스탠바이 게이트웨이(60)의 상태를 감시하며 상기 메인 프로세서(40)의 상위 IPC 데이터 송수신을 제어하고, 상기 디바이스(70)의 하위 IPC 데이터 송수신을 제어하며 상기 스탠바이 게이트웨이(60)로의 상위 및 하위 IPC 데이터 송신을 제어하기 위한 엑티브 제어 신호를 생성하고 해당 엑티브 제어 신호를 통해 해당 엑티브 게이트웨이(50)의 각 시스템을 제어한다.
그리고, 상기 상위 버스 연결부(51)는 상위 버스를 통해 상기 메인 프로세서(40)로부터 상위 IPC 데이터를 수신하여 상위 데이터 송수신부(54) 및 하위 버스 연결부(55)로 송신한다.
이에, 상기 상위 데이터 송수신부(54)는 상기 상위 IPC 데이터를 수신 한 후 상위 데이터 버퍼(53)로 송신하여 저장하며, 상기 하위 버스 연결부(55)는 상기 상위 IPC 데이터를 수신한 후 하위 버스를 통해 상기 디바이스(70)로 송신한다.
이에 따라, 상기 상위 데이터 버퍼(53)는 상기 엑티브 제어 신호에 따라 인에이블 상태에서 상기 저장된 상위 IPC 데이터를 상기 스탠바이 게이트웨이(60)로 송신한다.
마찬가지로, 상기 하위 버스 연결부(55)는 하위 버스를 통해 상기 디바이스(70)로부터 하위 IPC 데이터를 수신하여 하위 데이터 송수신부(57) 및 상위 버스 연결부(52)로 송신한다.
이에, 상기 하위 데이터 송수신부(57)는 상기 하위 IPC 데이터를 수신 한 후 하위 데이터 버퍼(56)로 송신하여 저장하며, 상기 상위 버스 연결부(52)는 상기 하위 IPC 데이터를 수신한 후 상위 버스를 통해 상기 메인 프로세서(40)로 송신한다.
이에 따라, 상기 하위 데이터 버퍼(56)는 상기 엑티브 제어 신호에 따라 인에이블 상태에서 상기 저장된 하위 IPC 데이터를 상기 스탠바이 게이트웨이(60)로송신한다.
게다가, 상기 상태 감시 제어부(51)는 상기 스탠바이 게이트웨이(60)로 상위 및 하위 IPC 데이터를 송신하기 전에 항상 해당 스탠바이 게이트웨이(60)의 상태를 감시하여, 이상이 발생한 경우에, 상기 메인 프로세서(40)로 보고하고, 반면 이상이 발생하지 않은 경우에, 이를 상기 엑티브 제어 신호를 통해 데이터 송수신부(54,57) 및 데이터 버퍼(53,56)로 알려 준다.
그리고, 상기 데이터 송수신부(54,57)는 수신한 IPC 데이터와 동일한 데이터를 상기 데이터 버퍼(53,56)를 통해 상기 스탠바이 게이트웨이(60)로 송신하는데, 이때, 상기 엑티브 게이트웨이(50)와 스탠바이 게이트웨이(60)간의 IPC 데이터 송수신 경로 버스는 이중화되어 있지 않다.
따라서, 상기 엑티브 게이트웨이(50)에서 송신되는 IPC 데이터와 상기 스탠바이 게이트웨이(60)에서 송신되는 IPC 데이터가 서로 충돌이 일어날 수 있으므로, 이를 방지하기 위해 상기 엑티브 게이트웨이(50)의 데이터 버퍼(53,56)는 상기 상태 감시 제어부(51)의 엑티브 제어 신호에 따라 인에이블 상태에서만 상기 IPC 데이터를 상기 스탠바이 게이트웨이(60)로 송신할 수 있고, 상기 스탠바이 게이트웨이(60)의 데이터 버퍼(도면에 도시되지 않음)는 해당 스탠바이 게이트웨이(60)의 상태 감시 제어부(도면에 도시되지 않음)의 스탠바이 제어 신호에 따라 디스에이블 상태를 유지하여 IPC 데이터를 상기 엑티브 게이트웨이(50)로 송신하지 않는다.
그래서, 상기 스탠바이 게이트웨이(60)는 스탠바이 상태에서 엑티브 상태로 절체시에 자신의 데이터 버퍼를 인에이블 상태로 전환하여 자신의 IPC 데이터를 이중화 상대방 쪽, 즉 기존 엑티브 게이트웨이(50)로 송신하고, 반면에 상기 엑티브 게이트웨이(50)는 엑티브 상태에서 스탠바이 상태로 절체시에 자신의 데이터 버퍼(53,56)를 디스에이블 상태로 전환하여 자신의 IPC 데이터를 이중화 상대방 쪽, 즉 기존 스탠바이 게이트웨이(60)로 송신하지 않는다.
본 발명의 이중화 게이트웨이 시스템에서는 상기 스탠바이 게이트웨이(60)는 상기 메인 프로세서(40)뿐만 아니라 디바이스(70)와 실질적으로 인터페이스가 될 수 없다. 즉, 상기 스탠바이 게이트웨이(60)는 상기 메인 프로세서(40) 또는 디바이스(70)와 물리적으로 연결되어 있으나 실질적으로 직접 IPC 데이터를 송수신할 수 없다.
상술한 바와 같이, 상기 메인 프로세서(40)와 디바이스(70)간의 IPC 데이터 송수신은 하나의 통로인 엑티브 게이트웨이(50)만을 통하여 이루어지므로, IPC 주소가 2개 존재할 수 없다는 것을 의미한다. 즉, 상기 엑티브 게이트웨이(50)는 항상 상기 스탠바이 게이트웨이(60)와 연결되고, 자신과 연결된 것으로 실제 IPC 데이터 통신이 이루어지는 버스를 상기 스탠바이 게이트웨이(60)와 공유함으로써, 해당 스탠바이 게이트웨이(60)에서는 항상 엑티브 게이트웨이(50)와 동일한 동작이 이루어진다. 따라서, 상기 엑티브 게이트웨이(50)와 연결된 모든 버스가 동일하게 상기 스탠바이 게이트웨이(60)와도 연결되어야 하고, 동일한 IPC 데이터가 이동할 수 있도록 구성되어야 한다.
한편, 상기 엑티브 게이트웨이(50)의 상태 감시 제어부(51)는 상태 감시 및 제어 버스를 통해 상기 스탠바이 게이트웨이(60)의 이상유무를 항상 점검하고 만일에 발생할지 모르는 상태에 대하여는 해당 스탠바이 게이트웨이(60)의 클럭 상태와 이중화를 위한 버스 상태를 주기적으로 점검한다.
그리고, 상기 스탠바이 게이트웨이(60)의 상태 감시 제어부는 외부와 연결되는 버스가 상기 메인 프로세서(40) 또는 디바이스(70)와 정상적으로 연결되어 있으나, 실제 IPC 데이터를 이동시킬 수 없도록 억제하는 역할을 수행한다. 그리고, 상기 엑티브 게이트웨이(50)는 상기 스탠바이 게이트웨이(60)의 상태를 주기적으로 상기 메인 프로세서(40)로 보고한다.
또한, 이중화 절체시에 상기 엑티브 게이트웨이(50)와 스탠바이 게이트웨이(60)의 상태가 바뀌게 되는데, 하위 디바이스에 구비된 다수의 디바이스(70)에서는 상기 이중화 게이트웨이 시스템의 상태를 점검하기 위한 별도의 로직을 필요로 하지 않는다.
한편, 도 3에 도시된 IPC 데이터 구조에서, 각각의 앤드 투 앤드 통신을 위하여 출발지 주소와 목적지 주소가 필요한데, 종래의 이중화 시스템에서는 하위 디바이스에서 상위 프로세서로 송신되는 상태 데이터는 중간의 주변 프로세서를 거치면서 프로세서 데이터로 바뀌므로, 데이터의 형태나 내용이 변경되지만, 본 발명의 이중화 게이트웨이 시스템에서는 IPC 데이터의 내용이 변경될 필요가 없다.
따라서, 이중화 게이트웨이 시스템을 거치지만 엔드 투 엔드 개념으로 볼 때, 디바이스(70)와 메인 프로세서(40)간에 IPC 데이터가 송수신되고, 이때, 엑티브 게이트웨이(50)에 이상이 발생하여도 스탠바이 게이트웨이(60)가 해당 엑티브 게이트웨이(50)와 동일한 동작을 하고 있으므로, 절체를 위한 별도의 정보, 즉 하위 디바이스나 상위 프로세서에 대한 정보를 갖고 있지 않아도 순간적으로 기존 엑티브 게이트웨이(50)의 동작을 그대로 수행할 수 있다. 반면, 종래의 이중화 시스템에서 스탠바이 주변 프로세서(22)는 엑티브 주변 프로세서(21)와 동일한 동작을 하지 않고, 단지 해당 엑티브 주변 프로세서(21)가 가지고 있는 정보만을 공유할 뿐이다.
그리고, 본 발명의 이중화 게이트웨이 시스템은 하위 디바이스에 대한 정보를 따로 저장하지 않고 또 해당 하위 디바이스를 제어하지도 않는다. 단지 인터페이스만 제공할 뿐이다. 반면에, 종래의 이중화 시스템에서는 상위의 주변 프로세서가 하위 디바이스를 제어해야 하고 제어를 위한 정보도 가지고 있어야 하며 이 가공된 정보를 엑티브 주변 프로세서와 스탠바이 주변 프로세서가 공유해야만 했다.
또한, 본 발명에 따른 실시예는 상술한 것으로 한정되지 않고, 본 발명과 관련하여 통상의 지식을 가진 자에게 자명한 범위 내에서 여러 가지의 대안, 수정 및 변경하여 실시할 수 있다.
이상과 같이, 본 발명은 동일 IPC 주소를 이용하여 게이트웨이를 이중화함으로써, IPC 통신 시에 상위 프로세서와 하위 디바이스가 게이트웨이의 상태를 항상 감시할 필요가 없게 할 수 있고 뿐만 아니라 게이트웨이에 대한 정보도 가지고 있을 필요가 없게 할 수 있으며, 스탠바이 게이트웨이가 상위 프로세서와 하위 프로세서간에 송수신되는 IPC 데이터를 엑티브 게이트웨이로부터 수신하여 해당 엑티브 게이트웨이와 항상 동일한 동작을 하게 하여 엑티브 상태로 절체시 즉시 기존 엑티브 게이트웨이가 하던 동작을 하게 함으로써, 시스템의 안정성을 유지할 수 있다.

Claims (6)

  1. 동일한 IPC 주소를 가지며 이중화되는 엑티브 게이트웨이와 스탠바이 게이트웨이를 구비하여 상위 프로세서와 하위 디바이스간의 IPC 데이터 송수신을 중계하는 것을 특징으로 하는 이중화 게이트웨이 시스템.
  2. 제 1 항에 있어서,
    상기 엑티브 게이트웨이는,
    활성화 상태에서 상위 버스와 하위 버스를 통해 메인 프로세서와 디바이스간의 IPC 데이터를 중계하고 상기 스탠바이 게이트웨이의 상태를 감시하면서 해당 IPC 데이터를 상기 스탠바이 게이트웨이로 송신하는 것을 특징으로 하는 이중화 게이트웨이 시스템.
  3. 제 1항 또는 제 2 항에 있어서,
    상기 엑티브 게이트웨이는,
    상기 스탠바이 게이트웨이의 상태를 감시하며 엑티브 제어 신호를 생성하여 상기 메인 프로세서의 상위 IPC 데이터 송수신, 상기 디바이스의 하위 IPC 데이터 송수신 및 상기 스탠바이 게이트웨이와의 IPC 데이터 송수신을 제어하는 상태 감시제어부와;
    상위 또는 하위 버스를 통해 상기 메인 프로세서 또는 디바이스와 연결되어 상위 및 하위 IPC 데이터를 송수신하는 버스 연결부와;
    상기 엑티브 제어 신호에 따라 인에이블 상태에서 상기 상위 및 하위 IPC 데이터를 상기 스탠바이 게이트웨이로 송신하는 데이터 버퍼와;
    상기 버스 연결부로부터 수신한 상위 및 하위 IPC 데이터를 상기 데이터 버퍼로 송신하여 저장하는 데이터 송수신부를 포함하여 이루어진 것을 특징으로 하는 이중화 게이트웨이 시스템.
  4. 제 1 항에 있어서,
    상기 스탠바이 게이트웨이는,
    상기 엑티브 게이트웨이와 대칭적인 구조를 갖는 것으로 비활성화 상태에서 상기 엑티브 게이트웨이의 상태를 감시하면서 해당 엑티브 게이트웨이로부터 IPC 데이터를 수신하는 것을 특징으로 하는 이중화 게이트웨이 시스템.
  5. 제 1 항 또는 제 4 항에 있어서,
    상기 스탠바이 게이트웨이는,
    상기 엑티브 게이트웨이의 상태를 감시하면서 디스에이블 제어 신호를 생성하고 상기 엑티브 게이트웨이로부터의 IPC 데이터 수신을 제어하는 상태 감시 제어부와;
    상기 스탠바이 제어 신호에 따라 디스에이블 상태에서는 IPC 데이터를 상기 엑티브 게이트웨이로 송신하지 않는 데이터 버퍼를 포함하여 이루어진 것을 특징으로 하는 이중화 게이트웨이 시스템.
  6. 제 1 항에 있어서,
    상기 IPC 데이터는,
    상기 상위 프로세서와 하위 디바이스간 IPC 통신을 위해 사용되는 것으로,
    상기 IPC 데이터를 수신하는 상위 프로세서 또는 하위 디바이스의 주소를 나타내는 목적지 주소 필드와;
    상기 IPC 데이터를 송신하는 상위 프로세서 또는 하위 디바이스의 주소를 나타내는 출발지 주소 필드와;
    실제 송수신되는 IPC 데이터가 실리는 데이터 필드와;
    상기 IPC 데이터 송수신 과정에 발생하는 오류를 검출을 위한 CRC 오류 점검 필드를 포함하여 이루어진 것을 특징으로 하는 이중화 게이트웨이 시스템.
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