KR20040048451A - 반도체 패키지 제조 방법 - Google Patents

반도체 패키지 제조 방법 Download PDF

Info

Publication number
KR20040048451A
KR20040048451A KR1020020076171A KR20020076171A KR20040048451A KR 20040048451 A KR20040048451 A KR 20040048451A KR 1020020076171 A KR1020020076171 A KR 1020020076171A KR 20020076171 A KR20020076171 A KR 20020076171A KR 20040048451 A KR20040048451 A KR 20040048451A
Authority
KR
South Korea
Prior art keywords
lead frame
semiconductor chip
substrate
bonding wire
forming
Prior art date
Application number
KR1020020076171A
Other languages
English (en)
Inventor
문기일
조일환
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020020076171A priority Critical patent/KR20040048451A/ko
Publication of KR20040048451A publication Critical patent/KR20040048451A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201—Structure
    • H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32014—Structure relative to the bonding area, e.g. bond pad the layer connector being smaller than the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92147—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)

Abstract

본 발명은 페이스 다운 상태의 BGA 패키지를 제조할 수 있는 반도체 패키지 제조 방법에 관해 개시한 것으로서, 센터 패드가 구비되고 페이스 다운 구조를 가진 반도체 칩 및 센터 부분이 개구된 리드프레임을 각각 제공하는 단계와, 반도체 칩 위에 상기 리드프레임을 부착시키는 단계와, 반도체 칩의 센터 패드와 리드프레임을 전기적으로 연결시키는 제 1본딩 와이어를 형성하는 단계와, 기판 위에 제 1본딩 와이어를 포함한 리드프레임 및 반도체 칩을 부착시키는 단계와, 기판과 상기 리드프레임의 가장자리 부분을 전기적으로 연결시키는 제 2본딩와이어를 형성하는 단계와, 기판 상에 제 1및 제 2본딩와이어를 덮는 몰딩체를 형성하는 단계와, 몰딩체를 포함한 기판의 하부에 도전성 볼을 형성하는 단계를 포함한다.

Description

반도체 패키지 제조 방법{method for fabricating semiconductor package}
본 발명은 반도체 제조 방법에 관한 것이며, 더욱 구체적으로는 이너 리드(Inner lead)와 센터 패드(Centerpad) 사이의 전기적 연결이 본딩 와이어(Bonding wire)를 통해 구성된 리드 온 칩(LOC package ; Lead on chip package)구조의 반도체 패키지의 제조 방법에 관한 것이다.
반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전되고 있다. 예컨데, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 이루었으며, 실장 신뢰성에 대한 요구는 실장 작업의 효율성 및 실장후의 기계적/전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다.
상기 패키지의 소형화를 이룬 예로서, 볼 그리드 어레이(Ball Grid Array : 이하, BGA) 패키지를 들 수 있다. 1은 종래 기술에 따른 BGA 타입의 반도체 패키지의 제조 방법을 설명하기 위한 단면도로서, 도 1을 참고로 하여 설명하면 다음과 같다.
BGA(10)는 반도체 칩(1)이 기판(2) 위에 실장되고 반도체 칩(1)의 센터 패드(미도시)들이 본딩 와이어(3)를 통해 기판(2)의 금속배선(도시되지 않음)으로 전기적으로 연결되며, 반도체 칩(1)과 금속 와이어(3) 및 금속배선이 형성된 기판(2)의 일부가 봉지재(4)로 봉지되어 외부로부터 보호된다. 이에 더하여 금속 와이어(3)로 연결된 금속배선들은 기판(2)의 하면으로 이어지며, 기판의 하면에서 각 금속배선들의 일단에 솔더 볼(5)이 형성된 구조를 갖는다.
상기 반도체 칩(1)이 실장되는 기판(2)의 하면은 방열판(Heat sink ; 도시되지 않음) 등이 형성되기 때문에 솔더 볼들이 형성되지 않으며, 그 주위의 소정의 영역으로 금속배선들의 일단이 형성되어 각 금속배선들의 일단에 솔더 볼(5)이 형성되는 것이 일반적이다.
또한, 상기 BGA 패키지의 잇점을 그대로 유지하면서 열방출 특성 및 전기적 특성을 개선시키기 위해 본 출원인에 의해 테이프 볼 그리드 어레이(Tape BallGrid Array:이하, TBGA) 패키지가 제안되었다.
상기 FBGA 패키지와 같은 반도체 칩 패키지의 성형 공정에서는 인쇄 배선 기판(Printed Wiring Board) 위에 탑재된 여러 개의 반도체 칩을 동시에 성형한다. 따라서, 성형 후에 단위 반도체 칩 패키지로 분리하는 공정이 필요하다.
아래의 설명에서는 회로 설계에 준하여 부품간을 접속하기 위해 도체 패턴을 절연 기판의 표면 또는 표면과 그 내부에 프린트에 의해 형성한 것을 인쇄 배선 기판이라 한다. 또한, 인쇄 배선 기판에 반도체 칩 패키지 등의 부품을 탑재하고 접합하여 전기적으로 연결한 것을 인쇄 회로 기판(Printed Circuit Board)이라 한다.
도 2에 종래 기술에 따른의 FBGA 타입의 반도체 패키지의 제조 방법을 설명하기 위한 단면도로서, 도 2를 참고로 하여 FBGA(20)의 일반적인 구조를 설명하면 다음과 같다.
상기 반도체 칩(70)은 본딩패드가 센터부분에 형성되며, 활성면 즉, 본딩 패드가 형성된 면이 도면상 아래로 향하도록(face down)한 상태에서 접속 구조 즉, 기판(30)에 부착된다.
상기 기판(30)은 센터 부분이 개구된 윈도우(11)가 구비되고, 상기 윈도우(11)를 통해 반도체 칩(70)의 본딩패드와 기판(30)을 연결시키는 본딩와이어(32)가 형성된다. 또한, 기판(30) 하부에는 솔더 볼(50)이 부착되며, 상기 솔더볼(50)은 반도체 칩(70)을 외부 소자와 전기적으로 연결하는 역할을 한다. 상기 구조의 반도체 칩(70) 및 본딩 와이어(32)를 덮는 몰딩체(40)가 형성된 구조를 가진다.
그러나, 종래의 기술에서는, 반도체 칩의 본딩 패드가 형성된 면이 아래로 향으로 향하도록(face down)한 상태인 경우에는, 몰딩체에 따라 금형을 새로 제작해야 하는 문제점이 있었다.
이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 금형을 별도로 제작하지 않고도 페이스 다운 상태의 BGA 패키지를 제조할 수 있는 반도체 패키지 제조 방법을 제공함에 그 목적이 있다.
도 1은 종래 기술에 따른 BGA 타입의 반도체 패키지의 제조 방법을 설명하기 위한 단면도.
도 2에 종래 기술에 따른의 FBGA 타입의 반도체 패키지의 제조 방법을 설명하기 위한 단면도.
도 3a 내지 도 3f는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도.
도 4a 내지 도 4e는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 패키지 제조 방법은 센터 패드가 구비되고 페이스 다운 구조를 가진 반도체 칩 및 센터 부분이 개구된 리드프레임을 각각 제공하는 단계와, 반도체 칩 위에 상기 리드프레임을 부착시키는 단계와, 반도체 칩의 센터 패드와 리드프레임을 전기적으로 연결시키는 제 1본딩 와이어를 형성하는 단계와, 기판 위에 제 1본딩 와이어를 포함한 리드프레임 및 반도체 칩을 부착시키는 단계와, 기판과 상기 리드프레임의 가장자리 부분을 전기적으로 연결시키는 제 2본딩와이어를 형성하는 단계와, 기판 상에 제 1및 제 2본딩와이어를 덮는 몰딩체를 형성하는 단계와, 몰딩체를 포함한 기판의 하부에 도전성 볼을 형성하는 단계를 포함한 것을 특징으로 한다.
상기 반도체 칩과 상기 리드프레임 사이에 접착 테이프를 개재시키며, 접착 테이프는 25∼150㎛ 두께를 가진다. 또한, 상기 리드프레임은 100∼200㎛ 두께를 가진다.
본 발명에 따른 반도체 패키지 제조 방법은 센터 패드가 구비되고 페이스 다운 구조를 가진 반도체 칩 및 센터 부분이 개구되고 플랫 구조를 가진 리드프레임을 각각 제공하는 단계와, 리드프레임 위에 상기 반도체 칩을 부착시키는 단계와, 반도체 칩의 센터 패드와 리드프레임을 전기적으로 연결시키는 제 1본딩와이어를 형성하는 단계와, 센터 부분에 홈이 구비된 기판을 제공하는 단계와, 기판 상에 결과물을 부착시키되, 홈 내부에 상기 제 1본딩와이어를 인입시키는 단계와, 기판과 리드프레임의 가장자리 부분을 전기적으로 연결시키는 제 2본딩와이어를 형성하는 단계와, 기판 상에 반도체 칩 및 제 2본딩와이어를 덮는 몰딩체를 형성하는 단계와, 몰딩체를 포함한 기판의 하부에 도전성 볼을 형성하는 단계를 포함한 것을 특징으로 한다.
상기 반도체 칩과 상기 리드프레임 사이에 접착 테이프를 개재시키며, 접착 테이프는 25∼150㎛ 두께를 가진다. 또한, 상기 리드프레임은 100∼200㎛ 두께를 가진다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 3a 내지 도 3f는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.
본 발명의 일 실시예에 따른 반도체 패키지 제조 방법은, 도 3a에 도시된 바와 같이, 먼저 접착 테이프(101)를 이용하여 반도체 칩(100)을 리드프레임(102)에 부착시킨다. 이때, 상기 리드프레임(102)은 센터 부분이 개구된 구조로서,100∼200㎛ 두께를 가진다. 또한, 상기 반도체 칩(100)은 LOC(Lead On Chip)타입으로서, 센터 부분에 본딩 패드(미도시)가 구비되며, 페이스 다운 구조를 가진다. 상기 접착 테이프(102)는 25∼150㎛ 두께를 가진다. 이하, 센터 부분에 구비된 본딩 패드를 센터 패드라 칭하기로 한다.
이어, 도 3b에 도시된 바와 같이, 상기 반도체 칩(100)의 센터 패드와 리드프레임(102)을 연결시키는 제 1본딩 와이어(104)를 형성한다.
그런 다음, 도 3c에 도시된 바와 같이, 비전도성 에폭시 수지(미도시)를 이용하여 상기 제 1본딩 와이어(104)를 포함한 구조물을 기판(120) 위에 부착시킨다.
이 후, 도 3d에 도시된 바와 같이, 상기 구조의 리드프레임(102) 가장자리 부분에 상기 리드프레임과 기판(120)을 전기적으로 연결시키는 제 2본딩와이어(106)를 형성한다. 이때, 상기 제 1 및 제 2본딩와이어(104)(106)는 골드(gold)를 이용한다.
이어, 도 3e에 도시된 바와 같이, 상기 기판 상에 제 1 및 제 2 본딩와이어(104)(106)를 포함한 구조를 덮는 몰딩체(108)를 형성한 다음, 도 3f에 도시된 바와 같이, 기판 하부에 도전성 볼(110)을 마운트한다.
도 4a 내지 도 4e는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.
본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법은, 도 4a에 도시된 바와 같이, 플랫(flat) 형상의 리드프레임(202) 위에 접착 테이프(201)을 이용하여 반도체 칩(100)을 부착시킨다. 이때, 상기 반도체 칩(200)은 센터 패드(미도시)가 구비된다. 또한, 상기 리드프레임(202)은 100∼200㎛ 두께를, 접착 테이프는 25∼150㎛ 두께를 가진다.
이어서, 도 4b에 도시된 바와 같이, 상기 반도체 칩(200)의 센터 패드와 리드프레임을 연결시키는 제 1본딩 와이어(204)를 형성한다.
그런 다음, 도 4c에 도시된 바와 같이, 센터 부분에 홈(221)이 형성된 기판(200)을 제공한다. 이 후, 상기 기판(200) 위에 제 1본딩 와이어(204)를 포함한 구조물을 부착시킨다. 이때, 상기 기판(200)의 홈(201)은 제 1본딩 와이어(204)가 인입되도록 오목한 형상을 가진다.
이어, 도 4d에 도시된 바와 같이, 상기 구조의 리드프레임 가장자리 부분에 상기 리드프레임(202)과 기판(120)을 전기적으로 연결시키는 제 2본딩와이어(206)를 형성한다. 이때, 상기 제 1 및 제 2본딩와이어(204)(206)는 골드를 이용한다.
그런 다음, 도 4e에 도시된 바와 같이, 상기 기판 상에 상기 반도체 칩 및 제 2본딩 와이어를 덮는 몰딩체(208)를 형성하고 나서, 상기 기판 하부에 도전성 볼(210)을 마운트한다.
이상에서와 같이, 본 발명은 센터부분에 본딩패드가 구비된 반도체 칩을 페이스 업 타입의 FBGA로 호환되도록 함으로써, 페이스 다운 FBGA 진행 시 패키지 크기에 따라 몰딩 금형을 새로 제작해야 하는 번거로움을 없앨 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (6)

  1. 센터 패드가 구비되고 페이스 다운 구조를 가진 반도체 칩 및 센터 부분이 개구된 리드프레임을 각각 제공하는 단계와,
    상기 반도체 칩 위에 상기 리드프레임을 부착시키는 단계와,
    상기 반도체 칩의 센터 패드와 상기 리드프레임을 전기적으로 연결시키는 제 1본딩 와이어를 형성하는 단계와,
    기판 위에 상기 제 1본딩 와이어를 포함한 리드프레임 및 반도체 칩을 부착시키는 단계와,
    상기 기판과 상기 리드프레임의 가장자리 부분을 전기적으로 연결시키는 제 2본딩와이어를 형성하는 단계와,
    상기 기판 상에 상기 제 1및 제 2본딩와이어를 덮는 몰딩체를 형성하는 단계와,
    상기 몰딩체를 포함한 기판의 하부에 도전성 볼을 형성하는 단계를 포함한 것을 특징으로 하는 반도체 패키지의 제조 방법.
  2. 제 1항에 있어서, 상기 반도체 칩과 상기 리드프레임 사이에 접착 테이프를 개재시키며, 상기 접착 테이프는 25∼150㎛ 두께를 가진 것을 특징으로 하는 반도체 패키지의 제조 방법.
  3. 제 1항에 있어서, 상기 리드프레임은 100∼200㎛ 두께를 가진 것을 특징으로 하는 반도체 패키지의 제조 방법.
  4. 센터 패드가 구비되고 페이스 다운 구조를 가진 반도체 칩 및 센터 부분이 개구되고 플랫 구조를 가진 리드프레임을 각각 제공하는 단계와,
    상기 리드프레임 위에 상기 반도체 칩을 부착시키는 단계와,
    상기 반도체 칩의 센터 패드와 리드프레임을 전기적으로 연결시키는 제 1본딩와이어를 형성하는 단계와,
    센터 부분에 홈이 구비된 기판을 제공하는 단계와,
    상기 기판 상에 상기 결과물을 부착시키되, 상기 홈 내부에 상기 제 1본딩와이어를 인입시키는 단계와,
    상기 기판과 상기 리드프레임의 가장자리 부분을 전기적으로 연결시키는 제 2본딩와이어를 형성하는 단계와,
    상기 기판 상에 상기 반도체 칩 및 제 2본딩와이어를 덮는 몰딩체를 형성하는 단계와,
    상기 몰딩체를 포함한 기판의 하부에 도전성 볼을 형성하는 단계를 포함한 것을 특징으로 하는 반도체 패키지의 제조 방법.
  5. 제 4항에 있어서, 상기 반도체 칩과 상기 리드프레임 사이에 접착 테이프를 개재시키며, 상기 접착 테이프는 25∼150㎛ 두께를 가진 것을 특징으로 하는 반도체 패키지의 제조 방법.
  6. 제 5항에 있어서, 상기 리드프레임은 100∼200㎛ 두께를 가진 것을 특징으로 하는 반도체 패키지의 제조 방법.
KR1020020076171A 2002-12-03 2002-12-03 반도체 패키지 제조 방법 KR20040048451A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020076171A KR20040048451A (ko) 2002-12-03 2002-12-03 반도체 패키지 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020076171A KR20040048451A (ko) 2002-12-03 2002-12-03 반도체 패키지 제조 방법

Publications (1)

Publication Number Publication Date
KR20040048451A true KR20040048451A (ko) 2004-06-10

Family

ID=37343212

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020076171A KR20040048451A (ko) 2002-12-03 2002-12-03 반도체 패키지 제조 방법

Country Status (1)

Country Link
KR (1) KR20040048451A (ko)

Similar Documents

Publication Publication Date Title
US5508556A (en) Leaded semiconductor device having accessible power supply pad terminals
US7439099B1 (en) Thin ball grid array package
US6528876B2 (en) Semiconductor package having heat sink attached to substrate
TWI385763B (zh) 四方扁平無引腳半導體封裝及其製作方法
US20030025199A1 (en) Super low profile package with stacked dies
US20040184240A1 (en) Semiconductor package with heat sink
US6876087B2 (en) Chip scale package with heat dissipating part
US6894904B2 (en) Tab package
US7015591B2 (en) Exposed pad module integrating a passive device therein
US7173341B2 (en) High performance thermally enhanced package and method of fabricating the same
US6344687B1 (en) Dual-chip packaging
US6075281A (en) Modified lead finger for wire bonding
JPH11297917A (ja) 半導体装置及びその製造方法
WO2007143730A2 (en) Semiconductor device with high current performance packaging
KR20040048451A (ko) 반도체 패키지 제조 방법
KR100520443B1 (ko) 칩스케일패키지및그제조방법
KR100762871B1 (ko) 칩크기 패키지 제조방법
KR100390453B1 (ko) 반도체 패키지 및 그 제조방법
KR100462373B1 (ko) 칩스케일 패키지 및 그 제조방법
KR100704311B1 (ko) 내부리드 노출형 반도체 칩 패키지와 그 제조 방법
JPH07326690A (ja) 半導体装置用パッケージおよび半導体装置
KR200159861Y1 (ko) 반도체 패키지
KR100356808B1 (ko) 칩 스케일 반도체 패키지
KR950013049B1 (ko) 다중-칩 리드온칩(loc) 구조를 갖는 반도체 패키지
KR20040045696A (ko) 반도체 패키지 제조 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid