KR20040048350A - 매립된 콘택을 거쳐서 일면이 기판에 전기적으로 연결되는절연 칼라를 갖는 트렌치 캐패시터, 특히 반도체 메모리셀을 제조하기 위한 방법 - Google Patents
매립된 콘택을 거쳐서 일면이 기판에 전기적으로 연결되는절연 칼라를 갖는 트렌치 캐패시터, 특히 반도체 메모리셀을 제조하기 위한 방법 Download PDFInfo
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Abstract
매립된 콘택을 거쳐서 일면이 기판에 전기적으로 연결되고 절연 칼라를 갖는 트렌치 캐패시터, 특히 반도체 메모리 셀을 제조하기 위한 방법이 개시된다.
본 발명은, 대응하는 마스크 개구부를 갖는 하드 마스크(2,3)를 사용하여 기판(1)에 절연 칼라(10;10a,10b)(매립된 콘택(15a,15b)을 거쳐서 일면이 기판(1)에 전기적으로 연결됨)를 갖는 트렌치 캐패시터를 제공하기 위한 방법을 제공하며, 다음의 단계들, 즉 하부 및 중앙 트렌치 영역에 캐패시터 유전체(30)를 제공하는 단계로, 상기 하부 및 상부 트렌치 영역에 있는 절연 칼라(10), 상기 하부, 중앙 및 상부 트렌치 영역에 있는 도전성 충전물(20;20,40), 및 상기 도전성 충전물(20;20,40)의 상부가 상부 트렌치 영역에서 상기 기판(1)의 상부에 대하여 함몰되는, 단계; 상기 하드 마스크(2,3) 위 및 상기 트렌치(5) 내에 적어도 하나의 라이너(50,55;300)를 제공하는 단계; 최상부 라이너(55;300)의 일부 영역(55';300')의 특성들을 변경시키기 위해서, 상기 하드 마스크(2,3)를 사용하여 불순한 이온들을 상기 트렌치(5) 내로 도입하는 비스듬한 이온주입(I1-I5)을 수행하는 단계; 상기 매립된 콘택(15a,15b)의 일면상에 콘택 영역(KS)을 한정하고 다른 면 상에 절연 영역(IS;IS1,IS2)을 한정하기 위하여, 상기 최상부 라이너(55;300)의 일부 영역(55';300';300") 또는 보완적인 일부 영역으로부터 라이너 마스크를 형성하는 단계; 그리고 상기 라이너 마스크를 사용하여 상기 충전물(20;20,40)의 일부 및/또는 상기 절연 칼라(10)의 일부를 제거 및 교체함으로써, 상기 매립된콘택(15a,15b)을 형성하는 단계;를 포함한다.
Description
본 발명은 매립된 콘택(buried contact)을 거쳐서 일면이 기판에 전기적으로 연결되는 절연 칼라를 갖는 트렌치 캐패시터, 특히 반도체 메모리 셀을 제조하기 위한 방법에 관한 것이다.
모든 원하는 집적회로들에 적용이 가능하지만, 본 발명은 실리콘 기술분야에서 집적 메모리 회로와 관련하여 설명되는 문제 영역들을 기초로 한다.
도 1은 트렌치 캐패시터 및 여기에 연결된 평면형 선택 트랜지스터를 갖는 반도체 메모리 셀의 개략적인 단면도이다.
도 1에 있어서, 참조부호(1)은 실리콘 반도체 기판을 나타낸다. 반도체 기판(1)에는 트렌치(G1,G2)를 갖는 트렌치 캐패시터(GK1,GK2)가 제공되는데, 도전성 충전물들(20a,20b)이 제 1 캐패시터 전극들을 형성한다. 도전성 충전물들(20a,20b)은 유전체(30a,30b)에 의해서 반도체 기판(1)으로부터 하부 및 중앙 트렌치 영역에서 절연되며, 반도체 기판(1)은 일부분에서 제 2 캐패시터 전극들을 형성한다(만일, 매립된 판(도시되지 않음)의 형태가 적절한 경우라면).
트렌치(G1,G2)의 중앙 및 상부 영역에는 주변 절연 칼라(10a,10b)가 제공된다. 그 위에는 도전성 충전물들(20a,20b) 및 그에 결합하는 반도체 기판(1)과 전기적으로 접촉하는 매립된 콘택(15a,15b)이 제공된다. 매립된 콘택(15a,15b)는 단지 일면(도 2a, 2b 참조)을 통해서 반도체 기판(1)에 연결된다. 절연 영역들(16a,16b)은 기판의 다른면을 매립된 콘택(15a,15b)로부터 절연시키거나, 또는 매립된 콘택(15a,15b)을 트렌치(G1,G2)의 상부면에 대하여 절연시킨다.
그 결과, 트렌치 캐패시터(GK1,GK2) 및 이와 연관된 선택 트랜지스터들의 매우 높은 패킹 밀도(packing density)가 달성되는데, 이것은 하기에서 설명할 것이다.
이러한 경우에 있어서, 트렌치 캐패시터(GK1,GK2)와 연관된 선택 트랜지스터에 대하여 주로 참고가 이루어지며, 단지 인접한 선택 트랜지스터의 드레인영역(D1) 또는 소스 영역(S3) 만이 설명된다. 트렌치 캐패시터(GK1,GK2)와 연관된 선택 트랜지스터는 소스 영역(S2), 채널 영역(K2) 및 드레인 영역(D2)을 갖는다. 소스 영역(S2)은 비트 라인 콘택(BLK)을 거쳐서 절연층(I) 위로 배열된 비트 라인(도시되지 않음)에 대해 연결된다. 드레인 영역(D2)은 일면상에서 매립된 콘택(15b)에 연결된다. 게이트 스택(gate stack)(GS2)과 게이트 절연체(GI2)를 갖는 워드 라인(word line)(WL2)이 채널 영역(K2) 위로 연장된다. 워드 라인(WL2)은 트렌치 캐패시터(GK2)의 선택 트랜지스터에 대한 능동 워드 라인이다.
워드 라인(WL2)에 인접하여 평행하게 연장되는 워드 라인(WL1)은 게이트 스택(GS1)과 게이트 절연체(GI1)를 포함하며, 워드 라인(WL3)은 게이트 스택(GS3)과 게이트 절연체(GI3)를 포함한다. 이들은 트렌치 캐패시터(GK2)의 선택 트랜지스터에 대한 수동 워드라인들이다. 상기 워드 라인(WL1), (WL2) 및 (WL3)은 설명을 위해서 3차원으로 배치된다.
도 1은 매립된 콘택의 일면 상에서의 연결로 인하여 트렌치들 및 인접한 소스 영역들 또는 관련 선택 트랜지스터들의 드레인 영역들이 서로 직접적으로 배열될 수 있다는 사실을 나타낸다. 그 결과, 메모리 셀의 길이는 4F에 달하고 폭은 2F에 달한다. 이때, F는 기술적으로 실현가능한 최초 길이 단위이다(도 2a 및 2b 참조).
도 2A는 도 1에 따른 메모리 셀들을 갖는 메모리 셀 어레이의 제 1 배열을 각각 나타낸 평면도이다.
도 2A에 도시된 참조부호 DT는 서로에 대하여 3F의 거리로 로방향(rowwise)으로 배열되고 거리 2F로 칼럼방향(columnwise)으로 배열된다. 인접한 열들은 서로에 대하여 2F만큼 이동된다. 도 2A에 도시된 UC는 4F2F = 8 F2에 달하는 유니트 셀의 영역을 나타낸다. STI는 로방향으로 서로에 대하여 거리 1F로 배열되고 인접한 능동 영역들을 서로 절연시키는 고립 트렌치들을 나타낸다. 비트 라인들(BL)은 로방향으로 서로로부터 거리 1F만큼 연장되는 반면에, 워드라인들은 컬럼방향으로 서로에 대하여 거리 1F로 연장된다. 이러한 배열의 예에 있어서, 모든 트렌치들(DT)은 좌측에서 기판에 대한 매립된 콘택의 콘택 영역(KS)을 가지며 우측에서 절연 영역(IS)을 갖는다(도 1에 영역들(15a,15b) 및 (16a,16b)로 도시됨).
도 2B는 도 1에 따른 메모리 셀들을 갖는 메모리 셀 어레이의 제 2 배열을 각각 나타낸 평면도이다.
이러한 제 2 실시 예에 있어서, 트렌치들의 열은 매립된 콘택들에서의 연결 영역들과 절연 영역들을 교대로 각각 갖는다. 그러므로, 도 2에 도시된 최하부 열에 있어서, 매립된 콘택들은 좌측에서 콘택 영역(KSI)을 가지며 우측에서 절연 영역(IS1)를 갖는다. 이에 비해서, 위에서 언급한 열에서, 모든 트렌치들(DT)은 좌측에서 각각 절연 영역(IS2)을 가지며 우측에서 콘택 영역(KS2)을 갖는다. 이러한 배열은 컬럼방향으로 번갈아 제공된다.
본 발명의 목적은 일면상에 연결된 트렌치 캐패시터와 같은 것을 제조하기위한 간단하고도 신뢰성 있는 방법을 제공하는데 있다.
본 발명에 따르면, 이러한 목적은 특허청구범위 제 1 항, 제 13 항 및 제 14 항에 기재된 제조방법에 의해서 달성된다.
본 발명에 따른 방법의 특별한 장점은, 트렌치 캐패시터의 각각의 매립된 콘택의 경우에 있어서 보완적인 절연 영역 및 연결 영역의 정확한 정의를 가능하게 할 수 있다는 것이다. 매립된 콘택의 추가적인 형성(단편(piecemeal) 구성, 즉 비도전성 재료를 도전성 재료로 교체함)과 매립된 콘택의 공제 형성(subtractive creation)(단편 파괴, 도전성 재료를 비도전성 재료로 교체함)은 본 발명에 따른 방법에 의해서 달성될 수 있다.
본 발명의 개념은 개방된 트렌치 구조물 위로 배치되는 라이너나 스페이서로부터 보조 마스크를 제조하는 것을 기초로 한다.
특허청구범위 제 1 항에 기재된 제조방법의 바람직한 확장 및 개선이 종속항 제 2 항 내지 제 12 항에 기재된다.
본 발명의 바람직한 일실시예에 따르면, 도전성 충전물은, 절연 칼라 위의 트렌치를 충전하는 지역으로서, 절연 영역을 완벽하게 하기 위하여 마스크를 사용하여 일부 영역이 제거되고 절연 충전물들로 추후 충전되는 지역을 갖는다.
본 발명의 바람직한 다른 실시예에 따르면, 실리콘 질화물로 만든 하부 라이너와 도핑되지 않은 폴리실리콘 또는 비정질 실리콘으로 제조된 상부 라이너(55)가 제공되며, 이온주입에 의해서 일부 영역으로 붕소 이온들이 도입된다. 이때, 보완적인 일부 영역이 선택적인 식각에 의해서 제거된다.
본 발명의 바람직한 다른 실시예에 따르면, 일부 영역은 산화에 의해서 선택적인 식각후에 산화된 일부 영역으로 변환되고, 산화된 일부 영역을 마스크로서 사용하는 선택적인 식각에 의해서 실리콘 질화물로 만든 하부 라이너 및 충전물의 일부가 제거된다.
본 발명의 바람직한 또 다른 실시예에 따르면, 도핑되지 않은 폴리실리콘이나 비정질 실리콘으로 만든 라이너가 제공되고, 이온주입에 의해서 일부 영역으로 질소 이온들이 도입된다. 이때, 보완적인 일부 영역은 선택적으로 산화된 후 식각에 의해서 선택적으로 제거된다.
본 발명의 바람직한 또 다른 실시예에 따르면, 절연 칼라의 일부가 라이너 마스크를 이용한 선택적인 식각에 의해서 제거되고, 다음에는 콘택 영역의 형성을 목적으로 도전성 충전물이 충전된다.
본 발명의 바람직한 또 다른 실시예에 따르면, 도핑되지 않은 폴리실리콘이나 비정질 실리콘으로 만든 라이너가 제공되고, 이온주입에 의해서 일부 영역으로 붕소 이온들이 도입된다. 이때, 보완적인 일부 영역이 선택적으로 제거된다.
본 발명의 바람직한 또 다른 실시예에 따르면, 절연 칼라의 일부가 라이너 마스크를 이용한 선택적인 식각에 의해서 제거되고, 다음에는 콘택 영역의 형성을 목적으로 도전성 충전물이 충전된다.
본 발명의 바람직한 또 다른 실시예에 따르면, 실리콘 산질화물로 만든 하부라이너와 도핑되지 않은 폴리실리콘이나 비정질 실리콘으로 만든 상부 라이너가 제공되고, 이온주입에 의해서 일부 부분 영역으로 질소 이온들이 도입된다. 이때, 보완적인 일부 영역이 산화되고, 그 일부 영역 및 그아래의 하부 라이너 영역은 식각에 의해서 [sic]가 선택적으로 제거된다.
본 발명의 바람직한 또 다른 실시예에 따르면, 절연 칼라의 일부가 라이너 마스크를 이용한 선택적인 식각에 의해서 제거되고, 다음에는 콘택 영역의 형성을 목적으로 도전성 충전물이 충전된다.
본 발명의 바람직한 또 다른 실시예에 따르면, 반도체 기판상에서 트렌치의 상부 영역에 [sic] 축방향으로 산질화물로 만든 영역들이 제공되고, 도핑되지 않은 폴리실리콘이나 비정질 실리콘으로 만든 라이너가 제공되고, 이온주입에 의해서 일부 영역으로 붕소 이온들이 도입된다. 이때, 보완적인 일부 영역은 식각에 의해서 선택적으로 제거된다.
본 발명의 바람직한 일실시예에 따르면, 절연 칼라는 반도체 기판의 표면에서 트렌치 외부로 제공되고 도전성 충전물은 절연 칼라 보다 깊게 함몰되며, 접촉영역에서 산질화물로 만든 영역의 제거후에 콘택 영역의 형성을 목적으로 도전성 충전물로 채워진다.
특허청구범위 제 13 항 및 제 14 항에 기재된 제조방법의 바람직한 확장 및 개선이 종속항 제 15 항 및 제 16 항에 기재된다.
본 발명의 바람직한 다른 실시예에 따르면, 마스크 개구부 및 트렌치의 상부 영역 확장단계와 도전성 충전물 상부의 축소 단계가 수행된다.
본 발명의 바람직한 또 다른 실시예에 있어서, 일부 영역 및 스페이서의 외부 일부 영역이 평행한 고립 트렌치들을 형성하기 위한 식각 단계에 의해서 서로분리되며, 불순한 이온들이 일부 영역에서 추후 확산된다.
도 1은 트렌치 캐패시터를 갖는 반도체 메모리 및 여기에 연결된 평면형 선택 트랜지스터를 설명하기 위한 개략적인 단면도,
도 2A 및 2B는 도 1에 따른 메모리 셀들을 갖는 메모리 셀 어레이의 제 1 배열과 제 2 배열을 각각 나타낸 평면도,
도 3A 내지 도 3G는 본 발명의 바람직한 제 1 실시 예에 따른 제조방법의 연속적인 단계들을 도식적으로 나타낸 도면,
도 4A 내지 4E는 본 발명의 바람직한 제 2 실시 예에 따른 제조방법의 연속적인 단계들을 도식적으로 나타낸 도면,
도 5A 내지 5E는 본 발명의 바람직한 제 3 실시 예에 따른 제조방법의 연속적인 단계들을 도식적으로 나타낸 도면,
도 6A 내지 6E는 본 발명의 바람직한 제 4 실시 예에 따른 제조방법의 연속적인 단계들을 도식적으로 나타낸 도면,
도 7A 내지 7D는 본 발명의 바람직한 제 5 실시 예에 따른 제조방법의 연속적인 단계들을 도식적으로 나타낸 도면,
도 8A 내지 8N는 본 발명의 바람직한 제 6 실시 예에 따른 제조방법의 연속적인 단계들을 도식적으로 나타낸 도면, 그리고
도 9A 내지 9C는 본 발명의 바람직한 제 7 실시 예에 따른 제조방법의 연속적인 단계들을 도식적으로 나타낸 도면이다.
<도면의 주요부분에 대한 부호의 설명>
1 : Si 반도체 기판 OS : 상부면
2,2a : 패드 산화물 3,3a,3b : 패드 질화물
5 : 트렌치 40 : 도전성 다중영역
10,10a,10b : 절연 칼라 20a,20b : 도전성 충전물(즉, 폴리실리콘)
15a,15b : 매립된 콘택 16a,16b : 절연 영역
G1,G2 : 트렌치 GK1,GK2 : 트렌치 캐패시터
30a,30b,30c : 캐패시터 유전체 S1,S2,S3 : 소스 영역
D1,D2 : 드레인 영역 K2 : 채널 영역
WL,WL1,WL2,WL3 : 워드 라인 GS1,GS2,GS3 : 게이트 스택
GI1,GI2,GI3 : 게이트 절연체 I : 절연층
F : 최소 길이단위 BLK : 비트 라인 콘택
BL : 비트 라인 DT : 트렌치
AA : 능동 영역 STI : 고립영역(낮은 트렌치 고립)
UC : 면적 단위 셀 KS,KS1,KS2 : 콘택 영역
IS,IS1,IS2 : 절연 영역 50 : 실리콘 질화물 라이너
55 : 비정질 도핑되지 않은 실리콘으로 만든 라이너
60 : 55의 빗금친 영역 55': 55의 이온주입 영역
55": 55의 산호된 이온주입 영역 I1-I7 : 이온주입
300 : 폴리실리콘 라이너 300'300" : 300의 이온주입된 영역
310 : 300의 빗금친 영역 310': 산화된 라이너
320,740 : 도전성 충전물 500 : 산질화물 라이너
700 : 식각 중단층 710 : 희생 폴리실리콘 층
720,730 : 절연 영역 800 : 하드 마스크 층
810 : 마스크 610 : 실리콘 산질화물
이하, 첨부도면들을 참조로 하여 본 발명의 바람직한 실시 예들을 보다 상세하게 설명하면 다음과 같다.
도면에 있어서, 동일한 참조부호들은 동일하거나 기능적으로 동일한 구성 부분들을 나타낸다.
하기에서 설명할 실시 예들에 있어서, 설명의 명확성을 위하여, 평면형 선택 트랜지스터들의 제조과정에 대한 묘사는 생략하였고, 매립된 콘택이 일면에 연결되는 트렌치 캐패시터의 상기 매립된 콘택의 형성과정만이 상세하게 설명된다. 다르게 설명하지 않는 한, 평면형 선택 트랜지스터들의 제조단계들은 종래 기술과 동일하다.
도 3A 내지 도 3G는 본 발명의 바람직한 제 1 실시 예에 따른 제조방법의 연속적인 단계들을 도식적으로 나타낸 도면이다.
도 3A에 있어서, 참조부호 5는 실리콘 반도체 기판(1)에 제공된 트렌치를 나타낸다. 패드 산화물층(2)과 패드 질화물층(3)을 포함하는 하드 마스크가 반도체 기판(1)의 상부면(OS) 상에 제공된다. 유전체(30)가 트렌치(5)의 하부 및 중앙 영역에 제공되는데, 이 유전체는 도전성 충전물(20)을 주위의 반도체 기판(1)으로부터 절연시킨다.
트렌치(5)의 상부 및 중앙 영역에는 주변 절연 칼라(10)는 제공되는데, 이주변 절연 칼라는 도전성 충전물(20)과 동일한 범위로 트렌치(5) 내로 함몰된다. 절연 칼라(10)에 대한 바람직한 재료는 실리콘 산화물이며, 도전성 충전물(20)에 대한 바람직한 재료는 폴리실리콘이다. 그러나, 다른 재료 조합들은 물론 가능하다.
상부면(OS) 아래로 함몰된 폴리실리콘으로 이루어진 도전성 충전물(40)이 추가적으로 제공된다. 그러므로, 도전성 충전물(40)은 추후의 절연 영역(IS)을 형성하기 위해서 사방으로 연결되고 부분적으로 제거되는 매립된 콘택(buried contact)을 나타낸다. 그러므로, 영역(40)의 일면을 반도체 기판(1)에 연결하기 위해서, 하기에서 설명할 "공제(subtractive)"방법이 수행된다.
도 3B에 따르면, 먼저 실리콘 질화물 라이너(50)가 증착되고, 비정질의 도핑되지않은 실리콘으로 이루어진 라이너(55)가 그 위로 증착된다.
그런 후에는, 도 3C에 도시된 바와 같이, 비스듬한 이온주입(I1)이 소정의 각도, 예를 들면 30로 각도로 실행되고, BF2가 빗금친 영역(60)을 제외하고 라이너(55)의 영역(55') 내로 이온주입된다. 그러므로, 라이너(55)의 붕소로 도핑된 영역(55')의 에칭특성들이 변경되며, 도 3D에 따른 단계에서 영역(60)은 그 아래에 놓인 실리콘 질화물 층(50)을 덮지 않도록 습식 에칭방법에 의해 선택적으로 제거된다.
도 3E에 도시된 바와 같이, 라이너(55)의 나머지 이온주입된 영역(55')은 그에 대응하는 산화된 라이너 영역(55")을 제공하기 위해서 산화된다. 다음의 부수적인 처리단계에 있어서, 라이너(55)의 산화된 이온주입 영역(55")을 사용하여, 실리콘 질화물 라이너(50)의 일부분이 도전성 영역(40)의 표면 및 트렌치(5)의 측벽 그리고 하드 마스크(2,3)로부터 각각 제거된다.
도 3F에 도시된 바와 같이, 도전성 충전물(40) 및 도전성 충전물(20)의 일부는 마스크로서 영역(55")을 사용하여 추후 식각된다.
이러한 연결에 있어서, 실리콘 에칭은 질화물 라이너(50)를 마스크로서 사용하여 수행될 수 있으며, 비록 실리콘이 질화물 보다 산화물에 대하여 더 높은 선택도로 식각될 수 있지만, 라이너(55)의 영역(55")이 마스크로서 더 바람직하게 사용된다.
도 3F에 도시된 처리 단계의 경우에 있어서, 매립된 콘택으로서 기능하는 영역(40)의 일부분은 제거되고, 그에 대응하는 상방향 및 측방향의 절연 산화 충전물(45)이 증착에 의한 방법을 통해서 상응하는 위치에 제공되고, 라이너들(50,55(55"))이 도 3G에 나타낸 바와 같이 표면으로부터 제거된다. 그 결과, 연결 영역(KS)과 절연 영역(IS) 사이의 매립된 콘택이 형성된다.
도 4A 내지 도 4E는 본 발명의 바람직한 제 2 실시 예에 따른 제조방법의 연속적인 단계들을 도식적으로 나타낸 도면이다.
도 4A를 참조하면, 상기한 제 1 실시 예 [sic] 에서와 마찬가지로 비록 도전성 충전물(20)이 반도체 기판의 상부 아래로 함몰되었지만, 절연 칼라(10)는 패드 질화물 층(3)까지 도달되며, 여기에서의 함몰은 더작은 정도로 이루어진다. 상부 다중영역이 제공되지 않는다. 그러므로, 일면상에 매립된 콘택을 형성하기 위하여 "부가(additive)"방법이 필요하다. 도 4A에 있는 참조부호 300은 도핑되지 않은 폴리실리콘으로 제조된 라이너 층을 나타낸다.
도 4B에 도시된 바와 같이, 다음 단계에 있어서, 라이너층(300)의 빗금친 영역(310)을 제외한 빗금치지않은 영역(300')의 산화특성은 변화시키기 위하여 질소 이온들을 사용한 비스듬한 이온주입(I2)이 실행된다.
이어서, 도 4C에 도시된 바와 같이, 영역(310)이 산화 라이너(310')로 변하는 완벽한 산화변환이 이루어지는 반면에, 단지 매우 얇은 산화층이 이러한 단계 도중에 이온주입된 영역(300') 상에 형성되며, 산화물 라이너(310')의 슬림화없이 없이 추후 세척단계에서 쉽게 제거될 수 있다.
도 4D에 있어서, 산화물 라이너(310') 및 그 아래 위치된 절연 칼라(10)를 선택적으로 식각하는 단계는 영역(300')을 마스크로 사용하여 실행된다. 이때, 절연 칼라(10)는 폴리실리콘으로 만든 도전성 충전물(20)의 상부면 아래로 낮추어진다.
도 4E에 도시된 추후 공정 단계에서, 폴리실리콘으로 만든 도전성 충전물(320)은 도입된후 식각되며, 도전성 기판(1)에 대한 매립된 콘택을 형성한다. 트렌치(5)의 상부에서 수행되는 절연 중전재료의 추후 증착은 설명의 명확성을 위하여 도 4E에는 생략하였다. 결과적으로, 연결 영역(KS)과 절연영역(IS) 사이에 매립된 콘택이 제공된다.
이러한 실시 예에 있어서, 영역(300')의 일부는 트렌치(5)에서 잔류한다. 이러한 부분은 도전성 충전물(320)의 도입전에 제거될 수 있다.
도 5A 내지 도 5E는 본 발명의 바람직한 제 3 실시예에 따른 제조방법의 연속적인 단계들을 도식적으로 나타낸 도면이다.
도 5A에 도시된 방법은 이미 설명한 바 있는 도 4A에 나타낸 방법에 대응한다.
도 5B에 있어서, 붕소 이온들의 비스듬한 이온주입(I3)이 수행되고, 그 결과 라이너(300)에서 빗금친 영역(310)을 제외한 영역(300")이 도핑된다. 붕소 이온의 주입(I3)은 도핑되지 않은 영역(310)이 도 5C에서 설명한 추후 공정에서 선택적으로 제거될 수 있는 방식으로 이온 주입된 영역(300")의 식각 특성들을 변화시킨다.
마스크로서 영역(300")을 이용하여 수행되는 추후 산화물 식각하는 단계에 의해서, 덮히지 않은 영역의 절연 칼라(10)는 선택적인 산화물 식각에 의해서 폴리실리콘으로 이루어진 도전성 충전물(20)의 상부 아래로 낮추어지며, 이것은 도 5D에 나타낸 도시되어 있다.
마지막으로, 라이너 영역(300")은 부분적으로 제거되고, 도 5E에 도시된 바와 같이 관련 영역에서 실리콘 기판(1)에 매립된 콘택을 형성하기 위하여, 도전성 충전물(320)을 이용한 충전 공정 및 추후 식각이 실행된다. 트렌치(5)의 상부에서 절연 충전재료의 추후 증착은 설명의 명확성을 위해서 도 5E에 나타내지 않았다. 결과적으로, 연결 영역(KS)과 절연영역(IS) 간의 매립된 콘택이 형성된다.
또한, 이 실시예에 있어서, 영역(300")의 일부는 트렌치(5)에 잔류한다. 이러한 부분은 도전성 충전물(320)의 도입전에 제거될 수 있다.
도 6A 내지 도 6E는 본 발명의 바람직한 제 4 실시 예에 따른 제조방법의 연속적인 단계들을 도식적으로 나타낸 도면이다.
도 6A에 도시된 초기 상태는 도 5A에 도시된 초기 상태에 대응하며, 도핑되지 않은 폴리실리콘으로 만든 라이너(30) 아래에 추가적인 산질화물 라이너(500)가 제공된다.
도 6B에 도시된 바와 같이, 폴리실리콘 라이너(300)의 빗금친 영역(310)과 이온주입된 영역(300')을 형성하기 위해서, 질소 이온들을 사용한 비스듬한 이온주입(I4)이 수행된다.
그런 후에, 산화물 라이너(310')를 형성하기 위해서 빗금친 영역(310)이 산화된다. 이러한 경우에 있어서, 단지 매우 적은 산화물이 이온주입 영역(300') 상에 형성되며, 도 6C에 도시된 바와 같이, 산화된 라이너 영역(310')의 슬림화없이 세척 공정에 의해서 쉽게 제거될 수 잇다.
도 6D에 도시된 바와 같이, 폴리실리콘 라이너(300)의 이온주입된 영역(300')이 제거되고 마스크로서 산화물 라이너(310')를 사용하여 산질화물 라이너(500)가 식각된다. 그위에서 산화물 식각이 실행되고, 산화물 라이너(310')와 절연 칼라(10)의 상부 영역이 덮이지 않은 영역에서 제거된다. 그 결과가 도 6D에 도시되어 있다.
마지막으로, 도전성 충전물(320)의 충전 공정 및 함몰공정이 실행된다. 도전성 충전물은 반도체 기판(1)에 대한 연결 영역(KS)과 절연영역(IS) 간의 매립된 콘택을 조성하는데, 이것이 도 6E에 도시된다.
트렌치(5)의 상부에서 수행되는 절연 충전재료의 추후 증착은 설명의 명확성을 위해서 도 6E에 나타내지 않았다.
도 7A 내지 도 7D는 본 발명의 바람직한 제 5 실시 예에 따른 제조방법의 연속적인 단계들을 도식적으로 나타낸 도면이다.
제 5 실시 예에 있어서, 선행하는 실시 예들에 비해서, 절연 칼라(10a)는 트렌치(5)의 내부에 제공되지 않으며, 주위의 반도체 기판(1)에 통합된다. 실리콘 산질화물로 만들어진 절연 영역(610)은 집적된 절연 칼라(10a) 위의 트렌치 내부를 향하여 덮히지 않은 기판 표면에 제공된다. 상기한 실시 예들에서와 같이 도핑되지 않은 폴리실리콘 라이너(300)가 트렌치 구조물 위로 증착된다.
도 7B를 참조로하여 설명한 공정 단계에 있어서, 붕소 이온들의 비스듬한 이온주입(I5)은 폴리실리콘으로 이루어진 라이너(300)의 빗금친 영역(310)과 이온주입된 영역(300")을 제공하기 위해서 실행된다.
도 7C에 도시된 실시예에 있어서, 빗금친 영역(310)은 이온주입된 영역(300")에 대한 선택적인 식각 공정에 의해서서 제거되고 이러한 영역에 위치된 산질화물 라이너(610) 또한 제거된다.
도 7D에 도시된 바와 같이, 도전성 층(320)이 증착된후 식각되는데, 이 도전성 층은 반도체 기판(1)에 대한 연결 영역(KS)과 절연 영역(IS) 간의 매립된 콘택을 형성한다. 트렌치(5)의 상부에서 수행되는 절연 충전재료의 추후 증착은 설명의 명확성을 위해서 도 7D에는 나타내지 않았다.
도 8A 내지 도 8N은 본 발명의 바람직한 제 6 실시예에 따른 제조방법의 연속적인 단계들을 도식적으로 나타낸 도면이다.
도 8A에 도시된 초기 상태는 구조물의 상부에 라이너가 없는 것을 제외하고는, 도 4A에 따른 초기상태에 대응한다.
도 8B에 도시된 바와 같이, 먼저 절연칼라(10)를 충전물(20) 아래로 낮추기 위해서 산화물 식각이 수행된다.
도 8C와 관련하여 설명한 추후 공정단계에 있어서, 패드 질화물 층(3) 및 반도체 기판(1)으로부터 나온 실리콘 그리고 도전성 충전물(20)로부터 나온 폴리실리콘들이 측방향으로 움푹들어가게 된다.
도 8D에 도시된 실시예에 있어서, 산질화물 또는 질화물로 이루어진 식각 중단층(700)이 패드 산화층(2) 아래의 트렌치(5) 영역에 제공된다.
희생적인 폴리실리콘으로 만든 층(710)이 도 8E에 따라서 추후 증착된다.
이방성 식각 공정에 의해서 희생적인 폴리실리콘 층(710)으로부터 스페이서가 형성되는데, 이 스페이서는 패드 질화물 층(3)의 상부면에 대하여 낮추어진다.
그런후에, 도 8G에 도시된 바와 같이, 붕소 이온들의 비스듬한 이온주입(I6)이 실행되는데, 이때 붕소 이온들은 희생적인 폴리실리콘으로 만든 스페이서(710)의 부분적인 영역(710')상에 단지 충돌한다.
이온주입의 효과가 도 8H에 평면도로서 도시된다. 전체적인 스페이서 영역은 이러한 이온주입에 의해서 이온주입된 영역(710')과 이온주입되지 않은 영역(710)으로 분할된다.
도 8I에 도시된 추후 공정 단계에 있어서, 평행한 고립 트렌치들(STI)이 스페이서 영역들(700,710') 보다 깊게 각각 식각되며, 그리하여 도 8H에 도시된 전체적인 링(ring)이 양면상에서 절개하여 개방된다. 이러한 IT 모듈에 있어서, 패드질화물 층(3)의 표면은 또한 낮추어지며, 이것으로 인하여 작은 두께를 갖는 패드 질화물 층(3')이 형성된다.
도 8J를 참조하면, 고립 트렌치들(STI) 및 트렌치(5)는 열처리 단계를 이용하여 절연 산화 충전물(720)로 충전된다. 이러한 열처리 단계에 의해서, 스페이서 영역의 전체영역에 걸쳐서 스페이서 영역(710')내로 도입된 붕소 이온들의 확산이 가능해진다. 그 결과, 스페이서 영역(710")이 균등하게 붕소로 도핑된다.
도 8K에 도시된 바와 같이, 스페이서 절반부(710)는 스페이서 절반부(710")에 대한 선택적인 식각 단계에 의해서 제거될 수 있다.
도 8L에 도시된 바와 같이, 제거된 스페이서 절반부(710)에 산화물의 형태로 이루어진 절연 충전 재료(730)의 충전공정이 수행된후 식각 공정이 수행된다.
그런 후에, 도핑된 스페이서 영역(710") 및 식각 중단층(700)이 식각 단계에 의해서 이러한 영역으로부터 제거되며, 매립된 콘택이 형성될 이 위치에서 반도체 기판(1)의 계면 특성을 개선하기 위해서 질소 이온들의 이온주입(I6')이 실행되며, 도 8M에 이러한 단계가 도시된다.
도 8N을 참조하면, 폴리실리콘으로 만들어진 도전성 충전물(740)로 결과 구조물의 충전을 수행한후 식각 공정을 수행하고, 산화물로 만들어진 절연 충전물(750)이 증착 및 식각되며, 이에 의해 연결 영역(KS) 및 절연 영역(IS)간의 매립된 콘택이 완성된다.
도 9A 내지 도 9C는 본 발명의 바람직한 제 7 실시 예에 따른 제조방법의 연속적인 단계들을 도식적으로 나타낸 도면이다.
도 9A에 도시된 초기 상태는 도 8F에 따른 초기상태에 대응한다.
산화물로 이루어진 절연 충전물(720) 및 경질 마스크 층(800)이 도 9B에 도시된 바와 같이 구조물 상에 증착된다. 다음에는, 마스크(810)가 증착된후 패터닝되는데, 이때 마스크는 경질 마스크층(800)의 패터닝을 위해서 사용된다.
도 9C에 도시된 바와 같이, 패터닝된 경질의 마스크 층(800)을 사용하여, 폴리실리콘으로 이루어진 스페이서 영역(710)의 절반부이 선택적으로 식각될 수 있고, 그 후에 경질의 마스크 층(800)이 다시 제거된다.
그런후에, 상기 제조방법은 도 8K 내지 도 8N을 참조로하여 이미 설명한 바와같은 방식으로 진행된다.
본 발명은 바람직한 실시 예들을 기초로 하여 설명하였지만, 이것으로 제한되지는 않으며, 다양한 방식으로 변경될 수 있다.
특히, 층 재료들의 선택은 단지 예시적인 것으로서 다양한 방식으로 변화될 수 있다.
Claims (16)
- 매립된 콘택(15a,15b)을 거쳐서 일면이 기판(1)에 전기적으로 연결되고 절연 칼라(10;10a,10b)를 갖는 트렌치 캐패시터, 특히 상기 기판(1)에 제공되고 상기 매립된 콘택(15a,15b)을 통해서 상기 기판(1)에 전기적으로 연결된 평면형 선택 트랜지스터를 갖는 반도체 메모리 셀을 제조하기 위한 방법으로서,대응하는 마스크 개구부를 갖는 하드 마스크(2,3)를 사용하여 상기 기판(1)에 트렌치(5)를 제공하는 단계;하부 및 중앙 트렌치 영역에 캐패시터 유전체(30)를 제공하는 단계로, 상기 하부 및 상부 트렌치 영역에 있는 절연 칼라(10), 상기 하부, 중앙 및 상부 트렌치 영역에 있는 도전성 충전물(20;20,40), 및 상기 도전성 충전물(20;20,40)의 상부가 상부 트렌치 영역에서 상기 기판(1)의 상부에 대하여 함몰되는, 단계;상기 하드 마스크(2,3) 위 및 상기 트렌치(5) 내에 적어도 하나의 라이너(50,55;300)를 제공하는 단계;최상부 라이너(55;300)의 일부 영역(55';300')의 특성들을 변경시키기 위해서, 상기 하드 마스크(2,3)를 사용하여 불순한 이온들을 상기 트렌치(5) 내로 도입하는 비스듬한 이온주입(I1-I5)을 수행하는 단계;상기 매립된 콘택(15a,15b)의 일면상에 콘택 영역(KS)을 한정하고 다른 면 상에 절연 영역(IS;IS1,IS2)을 한정하기 위하여, 상기 최상부 라이너(55;300)의 일부 영역(55';300';300") 또는 보완적인 일부 영역으로부터 라이너 마스크를 형성하는 단계; 그리고상기 라이너 마스크를 사용하여 상기 충전물(20;20,40)의 일부 및/또는 상기 절연 칼라(10)의 일부를 제거 및 교체함으로써, 상기 매립된 콘택(15a,15b)의 일면 상에 연결 영역(KS;KS1,KS2)을 형성하고 다른 면 상에 상기 절연 영역(IS;IS1,IS2)을 형성하는 단계;를 포함하는 것을 특징으로 하는 방법.
- 제 1 항에 있어서, 상기 도전성 충전물(20,40)은, 상기 절연 칼라(10) 위쪽에 있는 상기 트렌치(5)를 충전하는 영역(40)을 구비하며, 상기 절연 영역(IS)의 완성을 위해서 상기 영역(40)으로부터 일부 영역이 마스크를 이용하여 제거된후 절연 충전물(45)로 추후 충전되는 것을 특징으로 하는 방법.
- 제 1 항 또는 2 항에 있어서, 실리콘 질화물로 제조된 하부 라이너(50) 및 도핑되지 않은 폴리실리콘 또는 비정질 실리콘으로 제조된 상부 라이너(55)가 제공되고, 상기 이온주입(I4)에 의해서 붕소 이온들이 상기 일부 영역(55')내로 도입되며, 이때, 상기 보완적인 일부 영역(60)은 선택적인 식각에 의해서 제거되는 것을 특징으로 하는 방법.
- 제 3 항에 있어서, 산화에 의한 선택적인 식각후에, 상기 일부 영역(55')이 산화된 일부 영역(55")으로 변환되고, 산화된 부분적 일부 영역에 의해서, 실리콘 질화물로 만든 하부 라이너(50)와 상기 충전물(20;40)의 일부가 마스크를 이용한 선택적인 식각에 의해서 제거되는 것을 특징으로 하는 방법.
- 제 1 항에 있어서, 도핑되지 않은 폴리실리콘 또는 비정질 실리콘으로 제조된 상기 라이너(300)가 제공되고, 상기 이온주입(I2)에 의해서 질소 이온들이 상기 일부 영역(300')내로 도입되며, 이때, 상기 보완적인 일부 영역(60)은 선택적인 식각에 의해서 제거되는 것을 특징으로 하는 방법.
- 제 5 항에 있어서, 상기 절연 칼라(10)의 일부가 상기 라이너 마스크를 이용한 선택적인 식각에 의해서 제거된후 상기 콘택 영역(KS)의 형성을 위해서 도전성 충전물(320)로 충전되는 것을 특징으로 하는 방법.
- 제 1 항에 있어서, 도핑되지 않은 폴리실리콘 또는 비정질 실리콘으로 제조된 라이너(300)가 제공되고, 상기 이온주입(I3)에 의해서 붕소 이온들이 상기 일부 영역(300')내로 도입되며, 이때, 상기 보완적인 일부 영역(310)은 선택적인 식각에의해서 제거되는 것을 특징으로 하는 방법.
- 제 7 항에 있어서, 상기 절연 칼라(10)의 일부는 상기 라이너 마스크를 이용한 선택적인 식각에 의해서 제거된후 상기 콘택 영역(KS)의 형성을 위해서 도전성 충전물(320)로 충전되는 것을 특징으로 하는 방법.
- 제 1 항에 있어서, 실리콘 산질화물로 제조된 하부 라이너(500) 및 도핑되지 않은 폴리실리콘 또는 비정질 실리콘으로 제조된 상부 라이너(300)가 제공되고, 상기 이온주입(I4)에 의해서 상기 일부 영역(300')내로 질소 이온들이 도입되며, 이때, 상기 보완적인 부분 영역(310')은 산화되고, 그에 따라 상기 일부 영역(300') 및 상기 하부 라이너(500)의 아래에 놓인 영역이 식각에 의해서 [sic] 선택적으로 제거되는 것을 특징으로 하는 방법.
- 제 9 항에 있어서, 상기 절연 칼라(10)의 일부는 상기 라이너 마스크를 이용한 선택적인 식각에 의해서 제거된후 상기 콘택 영역(KS)의 형성을 위해서 도전성 충전물(320)로 충전되는 것을 특징으로 하는 방법.
- 제 1 항에 있어서, 상기 반도체 기판(1) 상에서 상기 트렌치(5)의 상부 영역에서 [sic]에 측방향으로 산질화물로 제조된 영역들(610)이 제공되고, 도핑되지 않은 폴리실리콘 또는 비정질 실리콘으로 제조된 라이너(300)가 제공되고, 상기 이온주입(I5)에 의해서 붕소 이온들이 상기 부분적인 영역(300')내로 도입되며, 이때, 상기 보완적인 일부 영역(310')은 산화되고, 그에따라 상기 일부 영역(310)이 식각에 의해서 선택적으로 제거되는 것을 특징으로 하는 방법.
- 제 1 항에 있어서, 상기 절연 칼라(10a)는 상기 반도체 기판(1)의 표면에서 상기 트렌치(5) 외부에 제공되고, 상기 도전성 충전물(20)은 상기 절연 칼라(10a) 보다 깊게 함몰되며, 상기 콘택 영역(KS)을 형성하기 위해서 상기 콘택 영역(KS)에서 산질화물로 만든 영역(610)이 제거된 후에 도전성 충전물(320)로 채워지는 것을 특징으로 하는 방법.
- 매립된 콘택(15a,15b)을 거쳐서 일면이 기판(1)에 전기적으로 연결되고 절연 칼라(10;10a,10b)를 갖는 트렌치 캐패시터, 특히 상기 기판(1)에 제공되고 상기 매립된 콘택(15a,15b)을 통해서 상기 기판(1)에 전기적으로 연결된 평면형 선택 트랜지스터를 갖는 반도체 메모리 셀을 제조하기 위한 방법으로서,대응하는 마스크 개구부를 갖는 하드 마스크(2,3)를 사용하여 상기 기판(1)에 트렌치(5)를 제공하는 단계;하부 및 중앙 트렌치 영역에 캐패시터 유전체(30)를 제공하는 단계로, 상기 중앙 및 상부 트렌치 영역에 있는 절연 칼라(10), 상기 하부, 중앙 및 상부 트렌치 영역에 있는 도전성 충전물(20), 및 상기 도전성 충전물(20)의 상부가 상부 트렌치 영역에서 상기 기판(1)의 상부에 대하여 함몰되는, 단계;상기 도전성 충전물(20)의 상부 아래로 상기 절연 칼라(10)를 낮추는 단계;상기 트렌치(5)에 식각 중단 층(700)을 제공하는 단계;상기 트렌치(5)에 스페이서(710)를 제공하는 단계;상기 스페이서(710)의 일부 영역(710')의 특성을 변경시키기 위하여, 상기 하드 마스크(2,3)를 사용하여 불순한 이온들을 상기 트렌치(5)로 도입하기 위한 비스듬한 이온주입(I6;I7)을 수행하는 단계;상기 매립된 콘택(15a,15b)의 일면상에 콘택 영역(KS)을 한정하고 다른 면 상에 절연 영역(IS;IS1,IS2)을 한정하기 위하여, 상기 스페이서(710)의 일부 영역(710")으로부터 스페이서 마스크를 형성하는 단계; 그리고상기 스페이서의 다른 일부 영역을 제거한후 절연 충전물(730)로 채우고 상기 스페이서의 일부 영역(710')과 상기 식각 중단층(700)을 제거한후 도전성 충전물(740)로 채움으로써, 상기 매립된 콘택(15a,15b)의 일면 상에 연결 영역(KS;KS1,KS2)을 형성하고 다른 면 상에 상기 절연 영역(IS;IS1,IS2)을 형성하는 단계;를 포함하는 것을 특징으로 하는 방법.
- 매립된 콘택(15a,15b)을 거쳐서 일면이 기판(1)에 전기적으로 연결되고 절연 칼라(10;10a,10b)를 갖는 트렌치 캐패시터, 특히 상기 기판(1)에 제공되고 상기 매립된 콘택(15a,15b)을 통해서 상기 기판(1)에 전기적으로 연결된 평면형 선택 트랜지스터를 갖는 반도체 메모리 셀을 제조하기 위한 방법으로서,대응하는 마스크 개구부를 갖는 하드 마스크(2,3)를 사용하여 상기 기판(1)에 트렌치(5)를 제공하는 단계;하부 및 중앙 트렌치 영역에 캐패시터 유전체(30)를 제공하는 단계로, 상기 중앙 및 상부 트렌치 영역에 있는 절연 칼라(10), 상기 하부, 중앙 및 상부 트렌치 영역에 있는 도전성 충전물(20), 및 상기 도전성 충전물(20)의 상부가 상부 트렌치 영역에서 상기 기판(1)의 상부에 대하여 함몰되는, 단계;상기 도전성 충전물(20)의 상부면 아래로 상기 절연 칼라(10)를 낮추는 단계;상기 트렌치(5)에 식각 중단 층(700)을 제공하는 단계;상기 트렌치(5)에 스페이서(710)를 제공하는 단계;상기 매립된 콘택(15a,15b)의 일면상에 콘택 영역(KS)을 한정하고 다른 면 상에 절연 영역(IS;IS1,IS2)을 한정하기 위하여, 마스크(800)를 형성하고 상기 마스크를 사용하여 상기 스페이서(710)의 일부 영역을 제거하는 단계; 그리고상기 스페이서의 다른 일부 영역을 제거한후 절연 충전물(730)로 채우고 상기 스페이서의 일부 영역(710')과 상기 식각 중단층(700)을 제거한후 도전성 충전물(740)로 채움으로써, 상기 매립된 콘택(15a,15b)의 일면 상에 연결 영역(KS;KS1,KS2)을 형성하고 다른 면 상에 상기 절연 영역(IS;IS1,IS2)을 형성하는 단계;를 포함하는 것을 특징으로 하는 방법.
- 제 13 항 또는 14 항에 있어서, 상기 트렌치(5)의 상부 영역과 상기 마스크 개구부를 넓히고 상기 도전성 충전물(20)의 상부를 좁히는 단계가 수행되는 것을 특징으로 하는 방법.
- 제 14항 또는 15 항에 있어서, 상기 일부 영역(710') 및 상기 스페이서(710)의 다른 일부 영역이 평행한 고립 트렌치들(STI)을 형성하기 위한 식각 단계에 의해서 서로 분리되고, 불순한 이온들이 상기 일부 영역(710')에서 추후 확산되는 것을 특징으로 하는 방법.
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