KR20040037570A - Method for manufacturing a semiconductor device - Google Patents
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
Abstract
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 후속 열처리 공정시 실리사이드의 열화를 방지하여 소자의 안정성을 확보할 수 있는 반도체 소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device that can ensure the stability of the device by preventing degradation of the silicide during the subsequent heat treatment process.
반도체 소자가 고집적화, 고성능화 및 저전압화됨에 따라 미세패턴을 통한 트랜지스터 제조와 메모리 셀에서의 게이트의 길이의 감소 및 소자 특성을 만족시키기 위해 저저항 게이트 물질이 요구되고 있다. 또한, 저전압화에 따른 트랜지스터 및 메모리 셀의 채널 전류를 증가시키기 위해 게이트 절연층의 두께가 점차 감소되고 있다. 또한, 트랜지스터의 게이트 길이의 감소로 인한 단채널효과(short channel effect)의 방지 및 펀치스루우(punchthrough)에 대한 마진 확보를 위해 소오스 및 드레인의 접합 깊이(junction depth)를 얕게 형성하여 소오스 및 드레인의 기생 저항, 즉 면저항(sheet resistance) 및 콘택저항을 감소시키고 있는 추세이다.As semiconductor devices become highly integrated, high performance, and low voltage, low-resistance gate materials are required to fabricate transistors through micropatterns, reduce gate lengths and satisfy device characteristics in memory cells. In addition, the thickness of the gate insulating layer is gradually reduced to increase the channel current of the transistor and the memory cell due to the lower voltage. In addition, in order to prevent short channel effects due to the reduction of the gate length of the transistor and to secure a margin for punchthrough, the junction depth of the source and drain is formed to be shallow so that the source and drain are reduced. The parasitic resistance of, i.e., sheet resistance and contact resistance is decreasing.
최근에는 게이트, 소오스 및 드레인의 표면에 실리사이드를 형성하여 게이트 전극의 비저항과, 소오스 및 드레인의 면 저항과 콘택저항을 감소시킬 수 있는 살리사이드(self-aligned silicide; salicide) 공정에 대한 연구가 활발히 진행되고있다. 살리사이드 공정이란 게이트, 소오스 및 드레인에만 선택적으로 실리사이드를 형성하는 공정이다. 여기서, 실리사이드로는 티타늄 실리사이드(TiSi2)나 8족 실리사이드(PtSi2, PdSi2, CoSi2, 및 NiSi2) 등이 있다.Recently, researches on the salicide process have been actively conducted to form silicides on the surfaces of the gates, sources, and drains, thereby reducing the specific resistance of the gate electrodes and the surface and contact resistances of the sources and drains. Is going on. The salicide process is a process of selectively forming silicide only in the gate, source and drain. Here, the silicide includes titanium silicide (TiSi 2 ), group 8 silicides (PtSi 2 , PdSi 2 , CoSi 2 , and NiSi 2 ).
한편, 메모리 소자와 로직 소자가 동일 칩 내에 형성되는 MDL(Murged DRAM logic) 장치에서는 살리사이드 공정을 진행한 후 캐패시터를 형성하는데, 캐패시터의 형성시 가해지는 열처리에 의해 실리사이드가 응집(agglomeration)되어 소오스 및 드레인의 콘택저항과 면저항이 증가될 뿐만 아니라, 금속 원자의 확산으로 인하여 접합 누설 특성이 불량해지게 된다. 이에 따라, 고온 안정성과 낮은 비저항(resistivity)을 갖는 티타늄 실리사이드와 코발트 실리사이드가 가장 널리 사용되고 있다. 특히 0.25㎛급의 디자인 룰(design rule)을 갖는 반도체 소자에서는 게이트의 임계치수(critical dimension)에 대한 의존성이 적은 코발트 실리사이드가 주로 사용되고 있다. 이는 코발트 실리사이드가 티타늄 실리사이드에 비해 패턴형성시 선폭(line width)이 작아져 면저항이 증가되는 특성(line dependency)이 좋기 때문이다. 그러나, 코발트는 티타늄에 비해 실리콘의 소모량이 대략 1.5배 정도로 많다. 이 때문에, 실리사이드 형성후 후속 열처리에 따른 면저항의 증가 및 그레인 사이즈(grain size)의 증가에 의해 실리사이드 라인이 끊어져 소자의 안정성이 감소하게 된다.On the other hand, in a MDL (Murged DRAM Logic) device in which a memory device and a logic device are formed on the same chip, a capacitor is formed after a salicide process. The silicide is agglomerated by heat treatment applied when the capacitor is formed, and thus a source is formed. And the contact resistance and the sheet resistance of the drain not only increase, but also the junction leakage characteristic becomes poor due to the diffusion of metal atoms. Accordingly, titanium silicide and cobalt silicide having high temperature stability and low resistivity are most widely used. In particular, in the semiconductor device having a design rule of 0.25 µm, cobalt silicide having little dependence on the critical dimension of the gate is mainly used. This is because the cobalt silicide has a good line dependency, which increases the sheet resistance due to a smaller line width when forming a pattern than titanium silicide. However, cobalt consumes about 1.5 times as much silicon as titanium. For this reason, after the silicide formation, the silicide line is disconnected due to the increase in the sheet resistance and the grain size of the subsequent heat treatment, thereby reducing the stability of the device.
따라서, 본 발명은 상기에서 설명한 종래기술의 문제를 해결하기 위해 안출된 것으로, 실리사이드 형성공정시 반도체 기판에 함유된 실리콘 원자의 소모를 감소시키는데 그 목적이 있다.Accordingly, the present invention has been made to solve the problems of the prior art described above, and an object thereof is to reduce the consumption of silicon atoms contained in the semiconductor substrate during the silicide formation process.
또한, 본 발명은 얕은 소오스 및 드레인 접합영역을 형성하는데 다른 목적이 있다.It is another object of the present invention to form shallow source and drain junction regions.
또한, 본 발명은 후속 열처리 공정시 실리사이드가 열화되는 것을 방지하는데 또 다른 목적이 있다.In addition, the present invention has another object to prevent degradation of the silicide during the subsequent heat treatment process.
또한, 본 발명은 실리사이드의 열화에 따른 소자의 안정성의 감소를 방지하는데 또 다른 목적이 있다.In addition, another object of the present invention is to prevent a decrease in stability of the device due to deterioration of the silicide.
도 1 내지 도 8은 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.1 to 8 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a preferred embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
100 : 반도체 기판 102 : 소자 분리막100 semiconductor substrate 102 device isolation film
104 : 웰 이온주입용 마스크104: well ion implantation mask
106 : 게이트 산화막 108 : 게이트 전극106: gate oxide film 108: gate electrode
110 : 저농도 이온주입용 마스크110: low concentration ion implantation mask
112 : 제1 접합영역 114 : 제2 접합영역112: first junction region 114: second junction region
116 : 버퍼 산화막 118 : 스페이서116: buffer oxide film 118 spacer
120 : 고농도 이온주입용 마스크120: high concentration ion implantation mask
122 : 제3 접합영역 124 : 소오스 및 드레인 접합영역122: third junction region 124: source and drain junction region
126 : 코발트층 128 : 캡핑층126: cobalt layer 128: capping layer
130 : 제1 코발트 실리사이드층130: first cobalt silicide layer
130a : 비정질화층 130b : 제2 코발트 실리사이드층130a: amorphous layer 130b: second cobalt silicide layer
본 발명의 일측면에 따르면, 반도체 기판 상부에 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 양측으로 노출되는 상기 반도체 기판에 소오스 및 드레인 접합영역을 형성하는 단계와, 전체 구조 상부에 금속층을 증착하는 단계와, 제1 열처리공정을 실시하여 상기 금속층과 상기 게이트 전극, 상기 소오스 및 드레인 접합영역을 반응시켜 상기 게이트 전극, 상기 소오스 및 드레인 접합영역의 일부에 제1 금속 실리사이드층을 형성하는 단계와, 상기 제1 금속 실리사이드층에 대해 이온주입공정을 실시하여 상기 제1 금속 실리사이드층의 일부를 비정질화하는 단계와, 제2 열처리공정을 실시하여 상기 제1 금속 실리사이드층을 상변이 시켜 제2 금속 실리사이드층을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공하는것이다.According to an aspect of the invention, forming a gate electrode on the semiconductor substrate, forming a source and drain junction region on the semiconductor substrate exposed to both sides of the gate electrode, and depositing a metal layer on the entire structure And forming a first metal silicide layer on a portion of the gate electrode, the source and drain junction regions by reacting the metal layer with the gate electrode, the source and drain junction regions by performing a first heat treatment process. Performing an ion implantation process on the first metal silicide layer to amorphousize a part of the first metal silicide layer, and performing a second heat treatment process to phase change the first metal silicide layer to a second metal. It is to provide a method for manufacturing a semiconductor device comprising the step of forming a silicide layer.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.
도 1 내지 도 8은 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다. 여기서는, 일례로 모스 전기장 효과 트랜지스터(Metal oxide Silicone Field Effect Transistors; MOSFET)를 도시하였다. 한편, 도 1 내지 도 8에서 도시된 동일한 참조부호는 동일한 기능을 하는 동일한 구성요소를 가리킨다.1 to 8 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a preferred embodiment of the present invention. Here, as an example, metal oxide silicone field effect transistors (MOSFETs) are shown. On the other hand, the same reference numerals shown in Figures 1 to 8 indicate the same component having the same function.
도 1을 참조하면, 반도체 기판(100)을 활성영역과 비활성영역, 즉 활성영역과 필드영역으로 정의하는 소자분리막(102)을 형성한다. 반도체 기판(100)은 실리콘을 포함한다.Referring to FIG. 1, an isolation layer 102 defining a semiconductor substrate 100 as an active region and an inactive region, that is, an active region and a field region is formed. The semiconductor substrate 100 includes silicon.
소자분리막(102)은 LOCOS(LOCal Oxidation of Silicon) 공정 또는 STI(Shallow Trench Isolation) 공정을 이용하여 형성한다. 그러나, 일반적으로, 소자의 고집적화에 따라 소자 간을 전기적으로 분리시키는 영역(즉, 필드영역)을 축소시키기 위해서는 버즈 비크(Bird's beak)가 거의 발생하지 않는 STI 공정을 이용하는 것이 바람직하다.The device isolation layer 102 is formed using a LOCal (LOCal Oxidation of Silicon) process or a shallow trench isolation (STI) process. However, in general, it is preferable to use an STI process in which hard's beak hardly occurs in order to reduce a region (that is, a field region) electrically separating the elements according to the high integration of the device.
STI 공정은 포토리소그래피(photolithography) 공정을 실시하여 반도체기판(102)의 일부 영역, 즉 소자분리막(102)이 형성될 영역에 트렌치(미도시)를 형성한다. 그런 다음, 상기 트렌치를 HDP(High Density Plasam) 산화막을 매립하여 소자분리막(102)을 형성한다.In the STI process, a trench (not shown) is formed in a portion of the semiconductor substrate 102, that is, in a region where the device isolation layer 102 is to be formed, by performing a photolithography process. Thereafter, the trench is filled with a high density plasma (HDP) oxide film to form an isolation layer 102.
도 2를 참조하면, 반도체 기판(100) 상부에 포토레지스트(photoresist; 미도시)를 코팅(coating)한 후 포토 마스크(photo mask)를 이용한 노광 및 현상공정을 실시하여 포토레지스트 패턴(104; 이하, '웰 이온주입용 마스크'라 함)을 형성한다.Referring to FIG. 2, after a photoresist (not shown) is coated on the semiconductor substrate 100, an exposure and development process using a photo mask is performed to perform a photoresist pattern 104. , A 'well ion implantation mask' is formed.
이어서, 웰 이온주입용 마스크(104)를 이용한 웰(well) 이온주입공정을 실시하여 반도체 기판(100)의 활성영역에 P-웰 또는 N-웰 영역(미도시)을 형성한다. 이때, NMOSFET의 경우에는 보론(boron)이온을 주입하여 P-웰 영역을 형성하고, PMOSFET의 경우에는 인(Phosphorus) 또는 비소(Arsenic)를 이용하여 N-웰 영역을 형성한다.Subsequently, a well ion implantation process using the well ion implantation mask 104 is performed to form a P-well or an N-well region (not shown) in the active region of the semiconductor substrate 100. In this case, in the case of the NMOSFET, boron ions are implanted to form the P-well region, and in the case of the PMOSFET, the N-well region is formed using phosphorus or arsenic.
도 3을 참조하면, 웰 이온주입용 마스크(104)는 일반적인 스트립(strip) 공정에 의해 제거된다. 이후, 전체 구조 상부에 산화막(미도시)과 폴리실리콘층(미도시)을 증착한다. 그런 다음, 상기 산화막과 폴리실리콘층을 순차적으로 패터닝하여 게이트 산화막(106)과 게이트 전극(108)을 순차적으로 형성한다. 한편, 게이트 전극(108)은 불순물로 도핑되는데, 후속공정에서 이루어지는 고농도 이온주입공정시 도핑되거나, 폴리실리콘층 패터닝공정 전에 별도로 실시되는 도핑(doping)공정에 의해 도핑된다.Referring to FIG. 3, the well ion implantation mask 104 is removed by a general strip process. Thereafter, an oxide film (not shown) and a polysilicon layer (not shown) are deposited on the entire structure. Then, the oxide film and the polysilicon layer are sequentially patterned to form the gate oxide film 106 and the gate electrode 108 in sequence. Meanwhile, the gate electrode 108 is doped with an impurity, which is doped in a high concentration ion implantation process performed in a subsequent process, or is doped by a doping process performed separately before the polysilicon layer patterning process.
이어서, 도 2에서 설명한 방법으로 저농도 이온주입용 마스크(110)를 형성한다. 그런 다음, 저농도 이온주입용 마스크(110)를 이용한 저농도 이온주입공정과 틸트(tilt) 이온주입공정 또는 틸트 이온주입공정과 저농도 이온주입공정을 순차적으로 실시하여 노출되는 웰 영역 상에 LDD(Lightly Doped Drain) 이온주입층(112; 이하, '제1 접합영역'이라 함)과 헤일로(halo) 이온주입층(114; 이하, '제2 접합영역'이라 함)을 형성한다.Subsequently, a low concentration ion implantation mask 110 is formed by the method described with reference to FIG. 2. Then, a low concentration ion implantation process using a low concentration ion implantation mask 110 and a tilt ion implantation process, or a tilt ion implantation process and a low concentration ion implantation process are sequentially performed to expose the LDD (Lightly Doped) onto a well region that is exposed. Drain) An ion implantation layer 112 (hereinafter referred to as a first junction region) and a halo ion implantation layer 114 (hereinafter referred to as a second junction region) are formed.
일반적으로, 반도체 소자는 제1 및 제2 접합영역(112 및 114)의 깊이에 따라 단채널효과 등이 발생하여 특성이 열화되는데, 이 때문에 제1 및 제2 접합영역(112 및 114)은 비교적 얕게 형성하는 것이 바람직하다. 소오스 및 드레인 접합영역(도 4의 '124'참조) 간의 캐리어(carrier)의 흐름은 제1 접합영역(112)을 비교적 얕게 형성함으로써 제어가 가능하다. 즉, 고집적화에 따라 반도체 소자의 크기는 감소하나, 동작전압은 감소하지 않고 있다. 이에 따라, 소오스 및 드레인 접합영역(124) 간에 매우 높은 전기장(electric field)이 집중되어 소오스 및 드레인 접합영역(124) 간에 원치않는 핫캐리어(즉, Hot Carrier Effect; HCE)가 흐르게 된다. 이러한 핫캐리어의 흐름을 억제하기 위하여 제1 접합영역(112)은 얕게 형성한다. 또한, 제2 접합영역(114)은 제1 접합영역(112)의 깊이 감소에 따른 채널 길이의 감소에 의해 문턱전압이 낮아지는 단채널효과를 개선하고자 이온 타겟에 틸트를 주어 이온주입공정을 통해 형성한다.In general, the semiconductor device has a short channel effect or the like due to the depths of the first and second junction regions 112 and 114, resulting in deterioration of the characteristics. Thus, the first and second junction regions 112 and 114 are relatively It is preferable to form shallowly. The flow of carriers between the source and drain junction regions (see '124' in FIG. 4) can be controlled by forming the first junction region 112 relatively shallow. That is, the size of the semiconductor device decreases with increasing integration, but the operating voltage does not decrease. As a result, very high electric fields are concentrated between the source and drain junctions 124, causing unwanted hot carriers (ie, Hot Carrier Effect (HCE)) to flow between the source and drain junctions 124. In order to suppress the flow of the hot carrier, the first junction region 112 is formed to be shallow. In addition, the second junction region 114 is tilted to give an ion target an ion implantation process to improve the short channel effect of lowering the threshold voltage due to a decrease in channel length due to a decrease in the depth of the first junction region 112. Form.
도 4를 참조하면, 웰 이온주입용 마스크(110)는 일반적인 스트립 공정에 의해 제거된다. 이후, 게이트 산화막(106)과 게이트 전극(108)의 양측벽에 버퍼산화막(116)과 스페이서(118)를 순차적으로 형성한다. 여기서, 버퍼 산화막(116)은 도3에서 설명한 게이트 전극(108)의 패터닝공정시 손상되는 양측벽을 보상하기 위하여 형성된다. 스페이서(118)는 질화막 또는 산화막(미도시)과 질화막의 적층 구조로 형성될 수 있다.Referring to FIG. 4, the well ion implantation mask 110 is removed by a general strip process. Thereafter, the buffer oxide film 116 and the spacer 118 are sequentially formed on both sidewalls of the gate oxide film 106 and the gate electrode 108. Here, the buffer oxide film 116 is formed to compensate for both sidewalls that are damaged during the patterning process of the gate electrode 108 described with reference to FIG. 3. The spacer 118 may be formed in a stacked structure of a nitride film or an oxide film (not shown) and the nitride film.
이어서, 도 2에서 설명한 방법으로 고농도 이온주입용 마스크(120)를 형성한다. 그런 다음, 고농도 이온주입용 마스크(120)를 이용한 고농도 이온주입공정을 실시하여 스페이서(118)에 의해 덮혀지지 않고 노출되는 제1 접합영역(112)과 제2 접합영역(114)의 일부에 고농도 접합영역(122; 이하, '제3 접합영역'이라 함)을 형성한다. 한편, 고농도 이온주입공정후 제3 접합영역(122)에 주입된 이온을 확산시키기 위하여 급속 열처리 공정(Rapid Temperature Process; RTP)을 진행할 수도 있다. 이로써, 제1 내지 제3 접합영역(112, 114, 122)을 포함하는 소오스 및 드레인 접합영역(124)이 형성된다.Next, a high concentration ion implantation mask 120 is formed by the method described with reference to FIG. 2. Thereafter, a high concentration ion implantation process using the high concentration ion implantation mask 120 is performed to cover a portion of the first junction region 112 and the second junction region 114 that are not covered by the spacer 118 and are exposed. A junction region 122 (hereinafter referred to as a 'third junction region') is formed. Meanwhile, a rapid thermal process (RTP) may be performed to diffuse the ions implanted into the third junction region 122 after the high concentration ion implantation process. As a result, the source and drain junction regions 124 including the first to third junction regions 112, 114, and 122 are formed.
도 5를 참조하면, 웰 이온주입용 마스크(120)는 일반적인 스트립 공정에 의해 제거된다. 이후, 전체 구조 상부 표면에 생성되거나, 잔존하는 산화막 또는 불순물을 제거하기 위하여 세정공정을 실시한다. 이때, 세정공정은 HF 용액, 즉 HF:H2O의 혼합비가 1:99이고, 22.5℃ 내지 23.5℃의 온도에서 60 내지 180초 동안 실시한다.Referring to FIG. 5, the well ion implantation mask 120 is removed by a general strip process. Thereafter, a cleaning process is performed to remove the oxide film or impurities remaining on the upper surface of the entire structure. At this time, the cleaning process is a mixture ratio of HF solution, that is, HF: H 2 O 1:99, and is carried out for 60 to 180 seconds at a temperature of 22.5 ℃ to 23.5 ℃.
이어서, 전체 구조 상부에 금속층, 예컨대 코발트층(126)을 증착한다. 코발트층(126)은 100 내지 150Å의 두께로 형성한다. 이후, 코발트층(126) 상부에 캡핑층(128; capping layer)을 증착할 수도 있다. 캡핑층(128)은 TiN막으로 200 내지300Å의 두께로 증착하되, 코발트층(126)의 증착공정후 동일 챔버내에서 인-시튜(In-situ)로 증착한다.A metal layer, such as cobalt layer 126, is then deposited over the entire structure. The cobalt layer 126 is formed to a thickness of 100 to 150 kPa. Thereafter, a capping layer 128 may be deposited on the cobalt layer 126. The capping layer 128 is deposited to a thickness of 200 to 300 Å with a TiN film, but is deposited in-situ in the same chamber after the deposition process of the cobalt layer 126.
도 6을 참조하면, 전체 구조 상부에 RTP 방식으로 열처리공정(이하, '제1 열처리공정'이라 함)을 실시하여 코발트층(126)과 소오스 및 드레인 접합영역(124) 및 게이트 전극(108)의 상부를 반응시켜 코발트 실리사이드층(cobalt monosilicide layer; CoSi)(이하, '제1 코발트 실리사이드층'이라 함)(130)을 형성한다. 이때, 제1 열처리공정은 RTP 챔버 내의 온도를 200 내지 250℃로 유지한 상태에서 30 내지 50℃/sec의 승온 속도로 500 내지 550℃의 온도까지 상승시켜 100% N2가스 분위기에서 30 내지 60초 동안 급속 열처리로 실시한다.Referring to FIG. 6, a cobalt layer 126, a source and drain junction region 124, and a gate electrode 108 are formed by performing a heat treatment process (hereinafter, referred to as a “first heat treatment process”) on the entire structure by the RTP method. The top of the reacted to form a cobalt monosilicide layer (Cobalt monosilicide layer; CoSi) (hereinafter referred to as 'first cobalt silicide layer') (130). At this time, the first heat treatment step is to increase the temperature in the RTP chamber to the temperature of 500 to 550 ℃ at a temperature increase rate of 30 to 50 ℃ / sec at a temperature of 200 to 250 ℃ 30 to 60 in 100% N 2 gas atmosphere Carry out by rapid heat treatment for seconds.
이어서, 반도체 기판 상에 잔재하는 캡핑층(128) 및 미반응 물질을 제거하기 위하여 세정공정을 실시한다. 이때, 세정공정은 SC-1 용액(NH4OH:H2O2:H2O의 혼합비가 0.2:1:10)을 이용하여 45℃ 내지 55℃의 온도에서 10분 내지 15분 동안 실시한 후, SC-2 용액(HCl:H2O2:H2O의 혼합비가 1:1:5)을 이용하여 45℃ 내지 55℃의 온도에서 5분 내지 10분 동안 실시한다.Subsequently, a cleaning process is performed to remove the capping layer 128 and the unreacted material remaining on the semiconductor substrate. At this time, the washing process was carried out for 10 minutes to 15 minutes at a temperature of 45 ℃ to 55 ℃ using a SC-1 solution (NH 4 OH: H 2 O 2 : H 2 O mixing ratio of 0.2: 1: 10) , Using a SC-2 solution (HCl: H 2 O 2 : H 2 O mixing ratio of 1: 1: 5) at a temperature of 45 ℃ to 55 ℃ for 5 minutes to 10 minutes.
도 7을 참조하면, 도 8에서 실시되는 후속 열처리공정(이하, '제2 열처리공정'이라 함)시 제1 코발트 실리사이드층(130)의 열적 안정성을 확보하기 위하여 추가로 이온주입공정을 실시하여 제1 코발트 실리사이드층(130)의 일부를 비정질화시킨다. 이로써, 제1 코발트 실리사이드층(130) 중 상부에는 비정질화층(130a)이 형성된다. 즉, 제1 코발트 실리사이드층(130)은 비정질화된 부분과 비정질화되지 않은 부분이 모두 존재한다. 이때, 이온주입공정은 이온주입마스크없이 N2또는 Ge(Germanium)을 소스 가스로 사용하여 실시한다.Referring to FIG. 7, an ion implantation process may be further performed to secure thermal stability of the first cobalt silicide layer 130 during a subsequent heat treatment process (hereinafter, referred to as a “second heat treatment process”) of FIG. 8. A portion of the first cobalt silicide layer 130 is amorphous. As a result, an amorphous layer 130a is formed on the upper portion of the first cobalt silicide layer 130. That is, the first cobalt silicide layer 130 includes both an amorphous portion and an amorphous portion. In this case, the ion implantation process is performed using N 2 or Ge (Germanium) as the source gas without the ion implantation mask.
이온주입공정시 소스 가스로 N2가스를 사용할 경우에는 1 내지 10KeV의 에너지로 1.0E14 내지 2.0E15atoms/cm2의 N2가스를 주입하여 실시하되, 이온주입각은 0 내지 60°범위로 하고, 트위스트(twist)는 0 내지 360°범위로 하여 실시하는 것이 바람직하다. 한편, 소스 가스로 Ge 가스를 사용할 경우에는 1 내지 20KeV의 에너지로 1.0E14 내지 2.0E15atoms/cm2의 N2가스를 주입하여 실시하되, 이온주입각은 0 내지 60°범위로 하고, 트위스트(twist)는 0 내지 360°범위로 하여 실시하는 것이 바람직하다.When the ion implantation process when using the N 2 gas as the source gas, the synthesis was carried out by injecting a N 2 gas of 1.0E14 to 2.0E15atoms / cm 2 to from 1 to 10KeV energy, ion implantation, and is from 0 to 60 ° range, It is preferable to perform twist in the range of 0-360 degree. On the other hand, when using the Ge gas as a source gas is carried out by injecting N 2 gas of 1.0E14 to 2.0E15 atoms / cm 2 with energy of 1 to 20 KeV, the ion implantation angle is in the range of 0 to 60 °, twist (twist ) Is preferably in the range of 0 to 360 °.
도 8을 참조하면, 전체 구조 상부에 RTP 방식으로 제2 열처리공정을 실시하여 비정질화층(130a)을 포함한 제1 코발트 실리사이드층(130)을 낮은 비저항으로 상변이 시켜 최종 코발트 실리사이드층(cobalt disilicide; CoSi2)(이하, '제2 코발트 실리사이드층'이라 함)(130b)을 형성한다. 이때, 제2 열처리공정은 RTP 챔버 내의 온도를 200 내지 250℃로 유지한 상태에서 30 내지 50℃/sec의 승온 속도로 750 내지 800℃의 온도까지 상승시켜 100% N2가스 분위기에서 20 내지 40초 동안 실시한다.Referring to FIG. 8, a second heat treatment process is performed on the entire structure by using an RTP method to phase change the first cobalt silicide layer 130 including the amorphous layer 130a to a low specific resistance, thereby obtaining a final cobalt silicide layer (cobalt disilicide; CoSi 2 ) (hereinafter referred to as 'second cobalt silicide layer') 130b is formed. At this time, the second heat treatment step is to increase the temperature in the RTP chamber to the temperature of 750 to 800 ℃ at a temperature rising rate of 30 to 50 ℃ / sec at a temperature of 200 to 250 ℃ 20 to 40 in 100% N 2 gas atmosphere Run for seconds.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예들에서 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in the preferred embodiments, it should be noted that the above-described embodiments are for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.
이상에서 설명한 바와 같이, 본 발명에서는 최종 코발트 실리사이드층을 형성하기 위한 후속 열처리공정전에 N2또는 Ge 가스를 이용한 이온주입공정을 실시하여 코발트 실리사이드층 중 일부를 비정질화시킨 후 후속 열처리공정을 실시함으로써 2중 층의 균일하고 그레인 사이즈가 작은 코발트 실리사이드층을 형성하는 것이 가능하다.As described above, in the present invention, the ion implantation process using N 2 or Ge gas is performed before the subsequent heat treatment step for forming the final cobalt silicide layer, and then a part of the cobalt silicide layer is amorphous and then subjected to the subsequent heat treatment process. It is possible to form a uniform, small grain size cobalt silicide layer of the double layer.
또한, 본 발명에서는 코발트 실리사이드층 중 상부에 비정질화층을 형성한 후 후속 열처리공정을 실시함으로써 후속 열처리공정에 의한 열화를 감소시킬 수 있다.In addition, in the present invention, by forming an amorphous layer on the upper part of the cobalt silicide layer and then performing a subsequent heat treatment process, deterioration due to a subsequent heat treatment process may be reduced.
또한, 본 발명에서는 코발트 실리사이드층 중 상부에 비정질화층을 형성한 후 후속 열처리공정을 실시함으로써 반도체 기판에 포함된 실리콘의 소비를 최소화할 수 있다.In addition, in the present invention, by forming an amorphous layer on the upper part of the cobalt silicide layer, a subsequent heat treatment may be performed to minimize the consumption of silicon included in the semiconductor substrate.
또한, 본 발명에서는 후속 열처리공정에 의한 코발트 실리사이드층의 열화를 감소시킴으로써 얕은 소오스 및 드레인 접합영역을 형성하는 것이 가능하고, 소자의 단채널 마진의 증대에 의한 소자 성능의 증대를 이룰 수 있으며, 이에 따라, 소자의 수율을 향상시킬 수 있다.In addition, in the present invention, it is possible to form a shallow source and drain junction region by reducing the deterioration of the cobalt silicide layer by a subsequent heat treatment process, and can increase the device performance by increasing the short channel margin of the device. Therefore, the yield of an element can be improved.
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