KR20040033719A - Sense amplifier control circuit - Google Patents
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Abstract
Description
본 발명은 센스 앰프 제어 회로에 관한 것으로, 특히, 외부에서 내부 타이밍을 입력하여 테스트를 수행하는데 있어서, 결함을 스크린(screen)하는 센스 앰프 제어 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a sense amplifier control circuit, and more particularly, to a sense amplifier control circuit for screening defects in externally inputting internal timing to perform a test.
도 1은 종래의 센스 앰프 제어 회로를 나타낸 회로도로서, 액티브 신호를 입력받아 반전하여 출력하는 제1 인버터(111); 제1 인버터(111)의 출력 신호를 입력받아 반전하여 출력하는 제2 인버터(112); 제2 인버터(112)의 출력 신호를 입력받아 반전하여 출력하는 제3 인버터(121); 제3 인버터(121)의 출력 신호를 입력받아 반전하여 출력하는 제4 인버터(122); 제1 테스트 모드 신호(testmode1)에 의하여 제4 인버터(122)로부터의 출력 신호의 도통여부를 결정하는 제1 패스 게이트부(123); 제4 인버터(122)의 출력 신호를 입력받아 반전하여 출력하는 제5 인버터(124); 제5 인버터(124)의 출력 신호를 입력받아 반전하여 출력하는 제6 인버터(125); 제2 테스트 모드 신호(testmode2)에 의하여 제6 인버터(125)로부터의 출력 신호의 도통여부를 결정하는 제2 패스 게이트부(126); 제6 인버터(125)의 출력 신호를 입력받아 반전하여 출력하는 제7 인버터(127); 제7 인버터(127)의 출력 신호를 입력받아 반전하여 출력하는 제8 인버터(128); 제3 테스트 모드 신호(testmode3)에 의하여 제8 인버터(128)로부터의 출력 신호의 도통여부를 결정하는 제3 패스 게이트부(129); 제1 패스 게이트부(123), 제2 패스 게이트부(126) 및 제3 패스 게이트부(129)의 출력 신호를 입력받아 반전하여 출력하는 제9 인버터(131); 및 제9 인버터(131)의 출력 신호를 입력받아 반전하여 출력하는 제10 인버터(132)를 포함한다.1 is a circuit diagram illustrating a conventional sense amplifier control circuit, comprising: a first inverter 111 that receives an active signal and inverts and outputs an active signal; A second inverter 112 which receives an output signal of the first inverter 111 and inverts the output signal; A third inverter 121 which receives an output signal of the second inverter 112 and inverts the output signal; A fourth inverter 122 which receives the output signal of the third inverter 121 and inverts the output signal; A first pass gate part 123 which determines whether the output signal from the fourth inverter 122 is conducted by the first test mode signal testmode1; A fifth inverter 124 that receives the output signal of the fourth inverter 122 and inverts the output signal; A sixth inverter 125 which receives an output signal of the fifth inverter 124 and inverts the output signal; A second pass gate part 126 which determines whether the output signal from the sixth inverter 125 is conducted by the second test mode signal testmode2; A seventh inverter 127 which receives the output signal of the sixth inverter 125 and inverts the output signal; An eighth inverter 128 that receives an output signal of the seventh inverter 127 and inverts the output signal; A third pass gate part 129 which determines whether the output signal from the eighth inverter 128 is conducted by the third test mode signal testmode3; A ninth inverter 131 which receives the output signals of the first pass gate unit 123, the second pass gate unit 126, and the third pass gate unit 129, and inverts and outputs the output signals; And a tenth inverter 132 that receives the output signal of the ninth inverter 131 and inverts the output signal.
상술한 종래의 센스 앰프 제어 회로의 동작에 대하여 설명하면, 액티브 신호가 제1 인버터(111) 및 제2 인버터(112)를 통하여 지연부(delay)로 입력되면, 지연부(delay)에서는, 복수개의 테스트 모드 신호(testmode1, testmode2, testmode3)에 따라 일정 시간 지연되어 제9 인버터(131)로 출력되고, 제9 인버터(131) 및 제10 인버터(132)를 통과한 신호는 센스 앰프 인에이블 신호로서, 이를 통하여 인에이블 시간의 조정이 가능하다. 이러한 지연에 의한 시간 조정을 사용하여 감지 마진(margin)을 조절할 수 있다.Referring to the operation of the conventional sense amplifier control circuit described above, when the active signal is input to the delay unit through the first inverter 111 and the second inverter 112, the delay unit (delay), a plurality of A predetermined time delay is output according to the two test mode signals testmode1, testmode2, and testmode3, and the signals passing through the ninth inverter 131 and the tenth inverter 132 are sense amplifier enable signals. As a result, it is possible to adjust the enable time. This delayed time adjustment can be used to adjust the detection margin.
그러나, 상술한 종래의 센스 앰프 제어 회로에 있어서는, 반도체 소자가 미세화함에 따라 발생하는 비트 라인 브리지(Bit line bridge) 등의 문제를 해결하기 위한 불량 소자 검출 시, 워드 라인 동작 이후 센스 앰프 인에이블 시간까지의 지연 시간이 짧아 테스트를 수행하기 어려운 문제점이 있다.However, in the conventional sense amplifier control circuit described above, the sense amplifier enable time after the word line operation when detecting a defective device for solving a problem such as a bit line bridge caused by the miniaturization of a semiconductor device. There is a problem that the test is difficult to perform due to the short delay time.
상기 문제점을 해결하기 위하여 안출된 본 발명은, 테스트 모드 신호 생성기를 이용하여 특정 테스트 수행시 지연 시간을 조정할 수 있도록 함으로써, 워드 라인 동작 이후 센스 앰프 인에이블 시간까지의 지연 시간을 증가시키는 센스 앰프 제어 회로를 제공하는데 그 목적이 있다.The present invention devised to solve the above problems, by using a test mode signal generator to adjust the delay time when performing a specific test, sense amplifier control to increase the delay time from the word line operation to the sense amplifier enable time The purpose is to provide a circuit.
도 1은 종래의 센스 앰프 제어 회로를 나타낸 회로도,1 is a circuit diagram showing a conventional sense amplifier control circuit;
도 2는 본 발명의 일 실시예에 의한 센스 앰프 제어 회로 내에 장착된 테스트 모드 인에이블 신호 생성 수단을 나타낸 회로도,2 is a circuit diagram showing a test mode enable signal generating means mounted in a sense amplifier control circuit according to an embodiment of the present invention;
도 3은 본 발명의 일 실시예에 의한 센스 앰프 제어 회로 내에 장착된 지연 제어 수단을 나타낸 회로도,3 is a circuit diagram showing a delay control means mounted in a sense amplifier control circuit according to an embodiment of the present invention;
도 4는 본 발명의 일 실시예에 의한 센스 앰프 제어 회로의 일반 모드 동작을 나타낸 타이밍도,4 is a timing diagram showing a normal mode operation of a sense amplifier control circuit according to an embodiment of the present invention;
도 5는 본 발명의 일 실시예에 의한 센스 앰프 제어 회로의 테스트 모드 동작을 나타낸 타이밍도.5 is a timing diagram illustrating test mode operation of a sense amplifier control circuit according to an exemplary embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
200 : 테스트 모드 인에이블 신호 생성 수단300 : 지연 제어 수단200: test mode enable signal generating means 300: delay control means
상기 목적을 달성하기 위하여 본 발명의 센스 앰프 제어 회로는, 테스트 모드 중에 외부 신호를 입력받으면, 테스트 모드 인에이블 신호를 생성하는 테스트 모드 인에이블 신호 생성 수단; 및 테스트 모드 중에 상기 테스트 모드 인에이블 신호 생성 수단으로부터의 신호를 입력받으면, 센스 앰프 인에이블 신호를 활성화시키는 지연 제어 수단을 포함한다.In order to achieve the above object, the sense amplifier control circuit of the present invention includes: a test mode enable signal generation means for generating a test mode enable signal when an external signal is input during a test mode; And a delay control means for activating a sense amplifier enable signal upon receiving a signal from the test mode enable signal generating means during a test mode.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 가장 바람직한 실시예들을 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. .
먼저, 도 2는 본 발명의 일 실시예에 의한 센스 앰프 제어 회로 내에 장착된 테스트 모드 인에이블 신호 생성 수단(200)을 나타낸 회로도로서, 이러한 본 발명의 테스트 모드 인에이블 신호 생성 수단은, 인에이블 신호 생성부(210), 복수개의 테스트 모드 인에이블 신호 생성부(221, 222)를 포함한다.First, FIG. 2 is a circuit diagram showing a test mode enable signal generating means 200 mounted in a sense amplifier control circuit according to an embodiment of the present invention. The test mode enable signal generating means of the present invention is enabled. The signal generator 210 and a plurality of test mode enable signal generators 221 and 222 are included.
인에이블 신호 생성부(210)는, 외부 신호를 입력받아 테스트 모드 중에 후술하는 복수개의 테스트 모드 인에이블 신호 생성부(221, 222)로 출력하는 역할을 한다. 여기서, 상기 인에이블 신호 생성부(210)에 대하여 상세히 설명하면 다음과 같다.The enable signal generator 210 receives an external signal and outputs it to the plurality of test mode enable signal generators 221 and 222 which will be described later during the test mode. Here, the enable signal generator 210 will be described in detail as follows.
상기 인에이블 신호 생성부(210) 내에 장착된 제1 트랜지스터(211)는, 소스 단자는 접지되고, 게이트 단자는 외부 인에이블 신호(enable)를 입력받는다.In the first transistor 211 mounted in the enable signal generator 210, a source terminal is grounded, and a gate terminal receives an external enable signal.
또한, 상기 인에이블 신호 생성부(210) 내에 장착된 제2 트랜지스터(212)는, 소스 단자는 상기 제1 트랜지스터(211)의 드레인 단자에 연결되고, 게이트 단자는외부 신호를 입력받으며, 드레인 단자는 출력 단자를 형성한다.In addition, the second transistor 212 mounted in the enable signal generator 210 has a source terminal connected to a drain terminal of the first transistor 211, a gate terminal receiving an external signal, and a drain terminal. Form the output terminal.
한편, 상기 인에이블 신호 생성부(210) 내에 장착된 제3 트랜지스터(213)는, 소스 단자는 상기 제1 트랜지스터(211)의 드레인 단자에 연결되고, 게이트 단자는 기준 전압(VREF)을 입력받는다.Meanwhile, in the third transistor 213 mounted in the enable signal generator 210, a source terminal is connected to a drain terminal of the first transistor 211, and a gate terminal receives a reference voltage VREF. .
또한, 상기 인에이블 신호 생성부(210) 내에 장착된 제4 트랜지스터(214)는, 소스 단자는 전원 전압에 연결되고, 게이트 단자는 외부 인에이블 신호(enable)을 입력받으며, 드레인 단자는 상기 제2 트랜지스터(212)의 드레인 단자에 연결된다.In addition, the fourth transistor 214 mounted in the enable signal generator 210 has a source terminal connected to a power supply voltage, a gate terminal receiving an external enable signal, and a drain terminal of the fourth transistor 214. 2 is connected to the drain terminal of the transistor 212.
한편, 상기 인에이블 신호 생성부(210) 내에 장착된 제5 트랜지스터(215)는, 소스 단자는 전원 전압에 연결되고, 드레인 단자는 상기 제2 트랜지스터(212)의 드레인 단자에 연결된다.Meanwhile, in the fifth transistor 215 mounted in the enable signal generator 210, a source terminal is connected to a power supply voltage and a drain terminal is connected to a drain terminal of the second transistor 212.
또한, 상기 인에이블 신호 생성부(210) 내에 장착된 제6 트랜지스터(216)는, 소스 단자는 전원 전압에 연결되고, 게이트 단자는 상기 제5 트랜지스터(215)의 게이트 단자에 연결되며, 드레인 단자는 상기 제3 트랜지스터(213)의 드레인 단자에 연결된 동시에 게이트 단자에 묶인다.In addition, the sixth transistor 216 mounted in the enable signal generator 210 has a source terminal connected to a power supply voltage, a gate terminal connected to a gate terminal of the fifth transistor 215, and a drain terminal. Is connected to the drain terminal of the third transistor 213 and is tied to the gate terminal.
한편, 상기 인에이블 신호 생성부(210) 내에 장착된 제7 트랜지스터(217)는, 소스 단자는 전원 전압에 연결되고, 게이트 단자는 외부 인에이블 신호(enable)을 입력받으며, 드레인 단자는 상기 제3 트랜지스터(213)의 드레인 단자에 연결된다.Meanwhile, in the seventh transistor 217 mounted in the enable signal generator 210, a source terminal is connected to a power supply voltage, a gate terminal receives an external enable signal, and a drain terminal is provided. It is connected to the drain terminal of the three transistors 213.
또한, 복수개의 테스트 모드 인에이블 신호 생성부(221, 222)는, 상기 인에이블 신호 생성부(210)로부터의 신호 및 테스트 모드 신호(testmode1, testmode2)를 입력받아 테스트 모드 인에이블 신호를 생성하여 후술하는 지연 제어 수단(300)으로 출력하는 역할을 한다. 상기 테스트 모드 인에이블 신호 생성부(221, 222)를 복수개 장착한 이유는, 테스트 모드 인에이블 신호를 다른 테스트 모드에서 사용하는 경우에 대비한 것이다. 여기서, 상기 복수개의 테스트 모드 인에이블 신호 생성부(221, 222)에 대하여 상세히 설명하면 다음과 같다.In addition, the plurality of test mode enable signal generators 221 and 222 may receive signals from the enable signal generator 210 and test mode signals testmode1 and testmode2 to generate a test mode enable signal. It serves to output to the delay control means 300 to be described later. The reason why the plurality of test mode enable signal generators 221 and 222 are mounted is provided when the test mode enable signal is used in another test mode. Here, the plurality of test mode enable signal generators 221 and 222 will be described in detail as follows.
상기 복수개의 테스트 모드 인에이블 신호 생성부(221, 222) 내에 장착된 제1 패스 게이트부(221a, 222a)는, 테스트 모드 신호(testmode1, testmode2)에 의하여 상기 인에이블 신호 생성부(210)로부터의 신호의 도통여부를 결정하는 역할을 한다.The first pass gate units 221a and 222a mounted in the plurality of test mode enable signal generators 221 and 222 are connected to the enable signal generator 210 by test mode signals testmode1 and testmode2. It determines the conduction of the signal.
또한, 상기 복수개의 테스트 모드 인에이블 신호 생성부(221, 222) 내에 장착된 제8 트랜지스터(221b, 222b)는, 게이트 단자는 테스트 모드 신호(testmode1, testmode2)를 입력받고, 드레인 단자로 상기 제1 패스 게이트부(221a, 222a)의 출력 단자에 연결되며, 소스 단자는 접지된다.In addition, the eighth transistors 221b and 222b mounted in the plurality of test mode enable signal generators 221 and 222 may receive test mode signals testmode1 and testmode2 from their gate terminals, and the drain terminals may receive the test mode signals. It is connected to the output terminals of the 1 pass gate portions 221a and 222a, and the source terminal is grounded.
한편, 상기 복수개의 테스트 모드 인에이블 신호 생성부(221, 222) 내에 장착된 제1 인버터(221c, 222c)는, 상기 제1 패스 게이트부(221a, 222a)로부터의 신호를 입력받아 반전하여 출력하는 역할을 한다.Meanwhile, the first inverters 221c and 222c mounted in the plurality of test mode enable signal generators 221 and 222 receive the signals from the first pass gate parts 221a and 222a and invert the signals. It plays a role.
또한, 상기 복수개의 테스트 모드 인에이블 신호 생성부(221, 222) 내에 장착된 제2 인버터(221d, 222d)는, 상기 제1 인버터(221c, 222c)로부터의 신호를 입력받아 반전하여 출력하는 역할을 한다.In addition, the second inverters 221d and 222d mounted in the plurality of test mode enable signal generators 221 and 222 receive a signal from the first inverters 221c and 222c and invert and output the same. Do it.
도 3은 본 발명의 일 실시예에 의한 센스 앰프 제어 회로 내에 장착된 지연제어 수단(300)을 나타낸 회로도로서, 이러한 본 발명의 지연 제어 수단(300)은, 지연부(310) 및 지연 제어부(320)를 포함한다.3 is a circuit diagram showing a delay control means 300 mounted in a sense amplifier control circuit according to an embodiment of the present invention. The delay control means 300 of the present invention includes a delay unit 310 and a delay control unit ( 320).
지연부(310)는, 액티브 신호(active)를 입력받고, 복수개의 테스트 모드 신호(testmode1, 2, 3)를 입력받으며, 상기 복수개의 테스트 모드 신호(testmode1, 2, 3)의 제어에 따라 상기 액티브 신호(active)를 지연시킨 후, 후술하는 지연 제어부(320)로 출력하는 역할을 한다. 여기서, 상기 지연부(310)에 관하여 상세히 설명하면 다음과 같다.The delay unit 310 receives an active signal, receives a plurality of test mode signals testmode1, 2, and 3, and controls the plurality of test mode signals testmode1, 2, and 3 according to the control of the plurality of test mode signals. After delaying the active signal (active), and serves to output to the delay control unit 320 to be described later. Here, the delay unit 310 will be described in detail as follows.
상기 지연부(310) 내에 장착된 제3 인버터(311a)는, 액티브 신호를 입력받아 반전하여 출력하는 역할을 한다.The third inverter 311a mounted in the delay unit 310 receives an active signal and inverts and outputs the active signal.
또한, 상기 지연부(310) 내에 장착된 제4 인버터(311b)는, 상기 제3 인버터(311a)의 출력 신호를 입력받아 반전하여 출력하는 역할을 한다.In addition, the fourth inverter 311b mounted in the delay unit 310 receives and outputs the output signal of the third inverter 311a.
한편, 상기 지연부(310) 내에 장착된 제5 인버터(312a)는, 상기 제4 인버터(311b)의 출력 신호를 입력받아 반전하여 출력하는 역할을 한다.Meanwhile, the fifth inverter 312a mounted in the delay unit 310 receives an output signal of the fourth inverter 311b and inverts and outputs the output signal.
또한, 상기 지연부(310) 내에 장착된 제6 인버터(312b)는, 상기 제5 인버터(312a)의 출력 신호를 입력받아 반전하여 출력하는 역할을 한다.In addition, the sixth inverter 312b mounted in the delay unit 310 receives and outputs the output signal of the fifth inverter 312a.
한편, 상기 지연부(310) 내에 장착된 제2 패스 게이트부(312c)는, 제1 테스트 모드 신호(testmode1)에 의하여 제6 인버터(312b)로부터의 출력 신호의 도통여부를 결정하는 역할을 한다.On the other hand, the second pass gate portion 312c mounted in the delay unit 310 determines the conduction of the output signal from the sixth inverter 312b by the first test mode signal testmode1. .
한편, 상기 지연부(310) 내에 장착된 제7 인버터(313a)는, 상기 제6 인버터(312b)의 출력 신호를 입력받아 반전하여 출력하는 역할을 한다.Meanwhile, the seventh inverter 313a mounted in the delay unit 310 receives and outputs the output signal of the sixth inverter 312b.
또한, 상기 지연부(310) 내에 장착된 제8 인버터(313b)는, 상기 제7 인버터(313a)의 출력 신호를 입력받아 반전하여 출력하는 역할을 한다.In addition, the eighth inverter 313b mounted in the delay unit 310 receives the output signal of the seventh inverter 313a to invert and output the same.
한편, 상기 지연부(310) 내에 장착된 제3 패스 게이트부(313c)는, 제2 테스트 모드 신호(testmode2)에 의하여 제8 인버터(313b)로부터의 출력 신호의 도통여부를 결정하는 역할을 한다.Meanwhile, the third pass gate part 313c mounted in the delay part 310 determines whether the output signal from the eighth inverter 313b is conductive by the second test mode signal testmode2. .
한편, 상기 지연부(310) 내에 장착된 제9 인버터(314a)는, 상기 제8 인버터(313b)의 출력 신호를 입력받아 반전하여 출력하는 역할을 한다.Meanwhile, the ninth inverter 314a mounted in the delay unit 310 receives the output signal of the eighth inverter 313b and inverts and outputs the output signal.
또한, 상기 지연부(310) 내에 장착된 제10 인버터(314b)는, 상기 제9 인버터(314a)의 출력 신호를 입력받아 반전하여 출력하는 역할을 한다.In addition, the tenth inverter 314b mounted in the delay unit 310 receives the output signal of the ninth inverter 314a and inverts and outputs the output signal.
한편, 상기 지연부(310) 내에 장착된 제4 패스 게이트부(314c)는, 제3 테스트 모드 신호(testmode3)에 의하여 제10 인버터(314b)로부터의 출력 신호의 도통여부를 결정하는 역할을 한다.Meanwhile, the fourth pass gate part 314c mounted in the delay part 310 determines whether the output signal from the tenth inverter 314b is conducted by the third test mode signal testmode3. .
또한, 지연 제어부(320)는, 복수개의 테스트 모드 신호 중 하나의 신호, 상기 테스트 모드 인에이블 신호 생성 수단(200)으로부터의 신호 및 상기 지연부(310)로부터의 신호를 입력받고, 상기 테스트 모드 신호가 외부에 의한 지연을 요구하는 테스트 모드를 표시하는 경우에 상기 테스트 모드 인에이블 신호 생성 수단(200)으로부터의 신호에 의하여 센스 앰프 인에이블 신호를 활성화시키는 역할을 한다. 여기서, 상기 지연 제어부(320)에 대하여 상세히 설명하면 다음과 같다.In addition, the delay controller 320 receives one of a plurality of test mode signals, a signal from the test mode enable signal generating means 200, and a signal from the delay unit 310, and receives the test mode. When a signal indicates a test mode requiring a delay by an external device, a signal from the test mode enable signal generating means 200 activates a sense amplifier enable signal. Here, the delay control unit 320 will be described in detail as follows.
상기 지연 제어부(320) 내에 장착된 제11 인버터(321)는, 상기 테스트 모드 신호를 입력받아 반전하여 출력하는 역할을 한다.The eleventh inverter 321 mounted in the delay control unit 320 receives the test mode signal and inverts and outputs the test mode signal.
또한, 상기 지연 제어부(320) 내에 장착된 제1 NAND 게이트(322)는, 상기 지연부(310)의 출력 신호 및 상기 제11 인버터(321)의 출력 신호를 입력받아 NAND 연산을 수행한 후 그 결과값을 출력하는 역할을 한다.In addition, the first NAND gate 322 mounted in the delay controller 320 receives an output signal of the delay unit 310 and an output signal of the eleventh inverter 321 and performs a NAND operation. Outputs the result.
한편, 상기 지연 제어부(320) 내에 장착된 제2 NAND 게이트(323)는, 상기 테스트 모드 인에이블 신호 생성 수단(200)으로부터의 신호 및 상기 테스트 모드 신호를 입력받아 NAND 연산을 수행한 후 그 결과값을 출력하는 역할을 한다.Meanwhile, the second NAND gate 323 mounted in the delay controller 320 receives a signal from the test mode enable signal generating means 200 and the test mode signal, and performs a NAND operation. It outputs a value.
또한, 상기 지연 제어부(320) 내에 장착된 제3 NAND 게이트(324)는, 상기 제1 NAND 게이트(322)로부터의 신호 및 상기 제2 NAND 게이트(323)로부터의 신호를 입력받아 NAND 연산을 수행한 후 그 결과값을 센스 앰프 인에이블 신호로서 출력하는 역할을 한다.In addition, the third NAND gate 324 mounted in the delay controller 320 receives a signal from the first NAND gate 322 and a signal from the second NAND gate 323 to perform a NAND operation. The result is then output as a sense amplifier enable signal.
상술한 본 발명의 센스 앰프 제어 회로의 동작에 관하여 설명하면 다음과 같다.The operation of the sense amplifier control circuit of the present invention described above is as follows.
먼저, 도 4는 본 발명의 일 실시예에 의한 센스 앰프 제어 회로의 일반 모드 동작을 나타낸 타이밍도로서, 이를 참조하면, 먼저 워드 라인(word line)이 활성화된 후, 센스 앰프 인에이블(saen) 동작 시까지의 지연 시간이 길 필요가 없는 경우이므로, 테스트 모드 신호(testmode)는 일반 모드임을 표시하는데, 이에 따라 지연부(310)를 통과한 액티브 신호가 지연 제어부(320)를 통하여 센스 앰프 인에이블 신호로서 출력된다.First, FIG. 4 is a timing diagram illustrating a general mode operation of a sense amplifier control circuit according to an embodiment of the present invention. Referring to this, first, after a word line is activated, a sense amplifier is enabled. Since the delay time until the operation does not need to be long, the test mode signal (testmode) indicates that the normal mode. Accordingly, the active signal passing through the delay unit 310 enables the sense amplifier through the delay controller 320. It is output as a signal.
한편, 도 5는 본 발명의 일 실시예에 의한 센스 앰프 제어 회로의 테스트 모드 동작을 나타낸 타이밍도로서, 이를 참조하면, 먼저 워드 라인(word line)이 활성화된 후, 센스 앰프 인에이블(saen) 동작 시까지의 지연 시간이 길 필요성이 존재하는 경우이므로, 테스트 모드 신호(testmode)는 테스트 모드임을 표시하는데, 이에 따라 테스트 모드 인에이블 신호 생성 수단(200)에 의해 테스트 모드 인에이블 신호가 생성되고, 이러한 테스트 모드 인에이블 신호는 지연 제어부(320)에 입력되어 센스 앰프 인에이블 신호를 출력하도록 한다. 즉, 외부 신호에 의하여 테스트 모드 인에이블 신호가 활성화되기 전까지는 센스 앰프 인에이블 신호가 활성화되지 않으므로, 지연 시간을 임의로 연장시킬 수 있다.5 is a timing diagram illustrating a test mode operation of a sense amplifier control circuit according to an embodiment of the present invention. Referring to this, first, after a word line is activated, a sense amplifier is enabled. Since there is a need to have a long delay time until the operation, the test mode signal testmode indicates that the test mode is generated, and thus the test mode enable signal is generated by the test mode enable signal generating means 200. The test mode enable signal is input to the delay controller 320 to output a sense amplifier enable signal. That is, since the sense amplifier enable signal is not activated until the test mode enable signal is activated by the external signal, the delay time can be arbitrarily extended.
이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지로 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.The present invention described above is capable of various substitutions, modifications, and changes without departing from the technical spirit of the present invention for those skilled in the art to which the present invention pertains. It is not limited to the drawings shown.
본 발명은 테스트 모드 신호 생성기를 이용하여 특정 테스트 수행시 지연 시간을 조정할 수 있도록 함으로써, 워드 라인 동작 이후 센스 앰프 인에이블 시간까지의 지연 시간을 증가시키는 이점이 있다.The present invention has an advantage of increasing the delay time from the word line operation to the sense amplifier enable time by enabling the delay time when performing a specific test using the test mode signal generator.
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020062947A KR100889335B1 (en) | 2002-10-15 | 2002-10-15 | Sense amplifier control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020062947A KR100889335B1 (en) | 2002-10-15 | 2002-10-15 | Sense amplifier control circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040033719A true KR20040033719A (en) | 2004-04-28 |
| KR100889335B1 KR100889335B1 (en) | 2009-03-18 |
Family
ID=37333124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020062947A KR100889335B1 (en) | 2002-10-15 | 2002-10-15 | Sense amplifier control circuit |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100889335B1 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| Publication number | Priority date | Publication date | Assignee | Title |
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2002
- 2002-10-15 KR KR1020020062947A patent/KR100889335B1/en not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| KR100889335B1 (en) | 2009-03-18 |
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