KR20040026500A - Method of fabricating flash memory devices - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로써, 더 구체적으로 고전압 및 저전압에서 동작하는 트랜지스터들이 구비된 플래시 메모리 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a flash memory device having transistors operating at high voltage and low voltage.
플래시 메모리 소자는 전기적으로 데이타를 저장하고 삭제하기 위하여 외부 인가전압을 내부적으로 승압하기 위한 승압회로를 갖추고 있고, 고전압의 동작조건과 저전압의 동작조건 등 다양한 동작조건에서 소자가 동작한다. 따라서, 플래시 메모리 소자는 1.8 내지 3.3V의 저전압이 인가되는 저전압 트랜지스터들과 10 내지 20V의 전압에서 동작하는 저전압 트랜지스터들이 셀의 코어영역 및 주변회로 영역에 배치되어 있다. 플래시 메모리 소자는 이러한 저전압 트랜지스터들 및 고전압트랜지스터들 뿐만아니라 적층구조의 게이트를 가지는 셀 트랜지스터들을 더 구비하고 있기 때문에 다른 소자와 다른 제조방법이 요구된다. 특히, 저전압 트랜지스터들과 고전압 트랜지스터들의 동작조건을 만족시키기 위하여 트랜지스터의 정션구조가 달라질 수 있고, 이를 위하여 제조공정시 유발되는 여러가지 문제점들을 해결하기 위한 다양한 방법들이 제안되고 있다.The flash memory device has a boosting circuit for boosting an externally applied voltage internally in order to electrically store and delete data, and the device operates under various operating conditions such as a high voltage operating condition and a low voltage operating condition. Therefore, in the flash memory device, low voltage transistors to which a low voltage of 1.8 to 3.3 V is applied and low voltage transistors operating at a voltage of 10 to 20 V are disposed in the core region and the peripheral circuit region of the cell. The flash memory device further includes cell transistors having a gate having a stacked structure as well as such low voltage transistors and high voltage transistors, and thus require a manufacturing method different from other devices. In particular, in order to satisfy the operating conditions of the low voltage transistors and the high voltage transistors, the junction structure of the transistor may vary, and various methods have been proposed to solve various problems caused in the manufacturing process.
도 1은 종래의 플래시 메모리 소자의 저전압 트랜지스터 및 고전압 트랜지스터를 나타낸 단면도이다.1 is a cross-sectional view illustrating a low voltage transistor and a high voltage transistor of a conventional flash memory device.
도 1을 참조하면, 저전압 영역(b') 및 고전압 영역(c')이 정의된 반도체 기판에 저전압 트랜지스터 및 고전압 트랜지스터가 배치된다. 상기 저전압 트랜지스터는 상기 저전압 영역(b') 내에 형성된 저전압 소오스/드레인 영역(4)들과, 상기 저전압 소오스/드레인 영역(4)들 사이의 채널 영역 및 상기 채널 영역 상에 형성된 저전압 게이트 구조체(8)를 포함한다. 상기 고전압 트랜지스터는 상기 고전압 영역(b') 내에 형성된 고전압 소오스/드레인 영역(6)들과, 상기 고전압 소오스/드레인 영역(6)들 사이의 채널 영역 및 상기 채널 영역 상에 형성된 고전압 게이트 구조체(10)를 포함한다. 일반적으로 트랜지스터들은 단채널효과를 극복하고, 내압특성을 향상시키기 위하여 정션을 이중구조로 형성한다. 통상적으로, 채널의 길이가 짧은 저전압 트랜지스터의 경우 LDD구조의 정션을 가지고, 고전압이 인가되는 고전압 트랜지스터의 정션은 DDD구조로 형성한다. 또한, 저전압 트랜지스터는 빠른 응답속도가 요구되고, 고전압 트랜지스터의 경우 높은 내압특헝을 가져야 하기 때문에 이중구조의 정션을 형성하기 위한 게이트 측벽스페이서의 길이를 다르게 형성할 필요가 있다. 따라서, 도 1에 도시된 것과 같이, 저전압 게이트 구조체(8)의 측벽에는 얇은 스페이서들(12, 14)이 적층되고, 고전압 게이트 구조체(10)의 측벽에는 상대적으로 두꺼운 스페이서들(12,18)이 형성하는 방법이 제안된 바 있다. 이 경우, 각각의 정션에 배선을 연결하기 위한 콘택플러그들(15)이 오정렬되어 형성될 경우, 콘택 플러그가 디자인된 것보다 좁은 영역에서 정션에 접속되기 때문에 저항의 증가 및 전류의 감소를 야기할 수 있다.Referring to FIG. 1, a low voltage transistor and a high voltage transistor are disposed on a semiconductor substrate in which a low voltage region b 'and a high voltage region c' are defined. The low voltage transistor includes a low voltage source / drain region 4 formed in the low voltage region b ', a channel region between the low voltage source / drain regions 4, and a low voltage gate structure 8 formed on the channel region. ). The high voltage transistor includes a high voltage source / drain region 6 formed in the high voltage region b ', a channel region between the high voltage source / drain regions 6 and a high voltage gate structure 10 formed on the channel region. ). In general, transistors are formed in a double structure to overcome short channel effects and to improve breakdown voltage characteristics. In general, a low voltage transistor having a short channel length has a junction of an LDD structure, and a junction of a high voltage transistor to which a high voltage is applied is formed of a DDD structure. In addition, low-voltage transistors require fast response speeds, and high-voltage transistors must have high breakdown voltage characteristics, and thus, gate sidewall spacers for forming double junctions need to be formed differently. Accordingly, as shown in FIG. 1, thin spacers 12 and 14 are stacked on the sidewall of the low voltage gate structure 8, and relatively thick spacers 12 and 18 are formed on the sidewall of the high voltage gate structure 10. This forming method has been proposed. In this case, when the contact plugs 15 for connecting the wiring to each junction are misaligned, the contact plugs are connected to the junction in a narrower area than the designed one, which causes an increase in resistance and a decrease in current. Can be.
이러한 문제를 극복하기 위한 방법으로 이중구조의 정션을 형성한 후, 게이트 측벽의 스페이서들을 제거함으로써 콘택 플러그와 정션의 접촉면적을 증가시키는 방법이 제안되고 있다. 그러나, 정션의 깊이가 얕아지는 최근의 추세에서 상기 스페이서들을 제거하는 동안 정션이 손상되는 또다른 문제를 야기할 수 있다.As a method for overcoming this problem, a method of increasing the contact area between the contact plug and the junction by removing the spacers of the gate sidewall after forming the junction of the double structure has been proposed. However, in recent trends in which the depth of the junction becomes shallow, it can cause another problem that the junction is damaged while removing the spacers.
본 발명의 기술적 과제는 상술한 종래 기술의 문제점을 해결하기 위하여 트랜지스터의 정션에 손상을 주지 않고, 콘택 플러그와 정션의 접촉면적을 증가시킬 수 있는 플래시 메모리 소자의 제조방법을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method of manufacturing a flash memory device capable of increasing a contact area between a contact plug and a junction without damaging the junction of the transistor in order to solve the above-described problems of the prior art.
본 발명의 다른 기술적 과제는 높은 출력전류를 가지는 저전압 트랜지스터 및 높은 항복전압을 가지는 고전압 트랜지스터가 구비된 플래시 메모리 소자의 제조방법을 제공하는데 있다.Another object of the present invention is to provide a method of manufacturing a flash memory device including a low voltage transistor having a high output current and a high voltage transistor having a high breakdown voltage.
도 1은 종래의 반도체 소자를 나타낸 단면도이다.1 is a cross-sectional view showing a conventional semiconductor device.
도 2 내지 도 8은 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 제조방법을 나타낸 공정단면도들이다.2 to 8 are process cross-sectional views illustrating a method of manufacturing a flash memory device according to an exemplary embodiment of the present invention.
상기 기술적 과제를 달성하기 위하여 본 발명은 저전압 영역 및 고전압 영역이 구비된 플래시 메모리 소자의 제조방법을 제공한다. 이 방법은, 저전압 영역 및고전압 영역이 구비된 반도체 기판을 준비하고, 상기 저전압 영역 및 상기 고전압 영역의 반도체 기판 상에 각각 저전압 게이트 패턴 및 고전압 게이트 패턴을 형성한다. 상기 반도체 기판의 전면에 제1, 제2 및 제3 물질막을 차례로 콘포말하게 형성하고, 상기 저전압 영역 상에 제3 물질막을 제거한다. 상기 제1 물질막을 식각정지층으로 사용하여 상기 고전압 영역의 상기 제2 및 제3 물질막 및 상기 저전압 영역의 상기 제2 물질막을 차례로 이방성 식각하여 상기 저전압 게이트 패턴의 측벽에 제1 측벽 스페이서를 형성하고, 상기 고전압 게이트 패턴의 측벽에 제2 및 제3 측벽 스페이서를 형성한다.In order to achieve the above technical problem, the present invention provides a method of manufacturing a flash memory device having a low voltage region and a high voltage region. This method prepares a semiconductor substrate provided with a low voltage region and a high voltage region, and forms a low voltage gate pattern and a high voltage gate pattern on the semiconductor substrate of the low voltage region and the high voltage region, respectively. First, second and third material films are conformally formed on the entire surface of the semiconductor substrate, and the third material film is removed on the low voltage region. Anisotropically etching the second and third material films of the high voltage region and the second material film of the low voltage region by using the first material layer as an etch stop layer to form first sidewall spacers on sidewalls of the low voltage gate pattern. Second and third sidewall spacers are formed on sidewalls of the high voltage gate pattern.
본 발명에서 저전압 게이트 패턴의 측벽에 접한 저전압 영역의 반도체 기판 내에 저전압 소오스/드레인 영역을 형성하고, 고전압 게이트 패턴의 측벽에 접한 고전압 소오스/드레인 영역을 형성한 후, 상기 제1, 제2 및 제3 측벽 스페이서를 제거하고, 상기 측벽 스페이서들이 제거된 고전압 소오스/드레인 영역 및 저전압 소오스/드레인 영역에 콘택 플러그들을 형성할 수 있다.In the present invention, after forming a low voltage source / drain region in the semiconductor substrate of the low voltage region in contact with the sidewall of the low voltage gate pattern, and forming a high voltage source / drain region in contact with the sidewall of the high voltage gate pattern, the first, second and Three sidewall spacers may be removed, and contact plugs may be formed in the high voltage source / drain region and the low voltage source / drain region from which the sidewall spacers are removed.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed subject matter is thorough and complete, and that the spirit of the invention will be fully conveyed to those skilled in the art. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. In addition, where a layer is said to be "on" another layer or substrate, it may be formed directly on the other layer or substrate, or a third layer may be interposed therebetween. Portions denoted by like reference numerals denote like elements throughout the specification.
도 2 내지 도 8은 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 제조방법을 나타낸 공정단면도들이다.2 to 8 are process cross-sectional views illustrating a method of manufacturing a flash memory device according to an exemplary embodiment of the present invention.
도 2를 참조하면 플래시 메모리 소자에는 셀 영역(a), 저전압 영역(b) 및 고전압 영역(c)이 구비된다. 상기 셀 영역(a)에 셀 소오스/드레인 영역들(22)을 형성하고, 상기 저전압 영역(b) 및 고전압 영역(c)에 각각 제1 도전영역들(24) 및 제2 도전영역들(26)을 형성한다. 상기 셀 소오스/드레인 영역들(22) 사이의 채널영역 상에 셀 게이트 패턴(28)을 형성하고, 상기 제1 도전영역들(24) 사이의 채널영역 상에 저전압 게이트 패턴(30), 상기 제2 도전영역들(26) 사이의 채널영역 상에 고전압 게이트 패턴(32)을 형성한다. 상기 제1 도전영역들(24) 및 상기 제2 도전영역들(26)은 소오스/드레인 영역의 구조에 따라 저농도 확산층 또는 고농도 확산층으로 형성할 수 있다. 통상적으로, 저전압 트랜지스터의 소오스/드레인은 LDD구조로, 고전압 트랜지스터는 DDD구조로 소오스/드레인영역을 형성한다. 따라서, 본 실시예에서 상기 제1 도전영역(24)은 저농도의 불순물을 얕게 주입하여 형성하고, 상기 제2 도전영역(26)은 저농도의 불순물을 깊게 주입하여 형성할 수 있다. 그러나, 트랜지스터의 소오스/드레인의 구조는 여기에 국한되지 않고, 다양한 방법으로 변형될 수 있다.Referring to FIG. 2, a flash memory device includes a cell region a, a low voltage region b, and a high voltage region c. Cell source / drain regions 22 are formed in the cell region a, and first conductive regions 24 and second conductive regions 26 are respectively formed in the low voltage region b and the high voltage region c. ). A cell gate pattern 28 is formed on the channel region between the cell source / drain regions 22, and the low voltage gate pattern 30 is formed on the channel region between the first conductive regions 24. The high voltage gate pattern 32 is formed on the channel region between the two conductive regions 26. The first conductive regions 24 and the second conductive regions 26 may be formed as low concentration diffusion layers or high concentration diffusion layers according to the structure of the source / drain regions. Typically, the source / drain of a low voltage transistor has an LDD structure, and the high voltage transistor has a DDD structure to form a source / drain region. Therefore, in the present exemplary embodiment, the first conductive region 24 may be formed by shallowly injecting a low concentration of impurities, and the second conductive region 26 may be formed by deeply injecting a low concentration of impurities. However, the structure of the source / drain of the transistor is not limited thereto, and may be modified in various ways.
도 3을 참조하면, 상기 기판의 전면에 제1 물질막(34)을 콘포말하게 형성한다. 상기 제1 물질막(34)은 실리콘 산화막으로 형성하는 것이 바람직하다.Referring to FIG. 3, a first material layer 34 is conformally formed on the entire surface of the substrate. The first material film 34 is preferably formed of a silicon oxide film.
도 4를 참조하면, 상기 제1 물질막(34) 상에 제2 물질막(36) 및 제3 물질막(40)을 적층한다. 상기 제2 물질막(36)은 상기 제1 물질막(34)과 식각선택비를 가지는 물질로써, 예컨대 실리콘질화막으로 형성할 수 있고, 상기 제3 물질막(40)은 상기 제1 물질막(34)과 식각선택비를 가지고, 상기 제2 물질막(36)과는 식각 가스에 따라 식각선택비를 가지거나 가지지 않는 물질로써, 예컨대 폴리실리콘으로 형성할 수 있다.Referring to FIG. 4, a second material layer 36 and a third material layer 40 are stacked on the first material layer 34. The second material layer 36 is an material having an etching selectivity with respect to the first material layer 34. For example, the second material layer 36 may be formed of a silicon nitride layer, and the third material layer 40 may be formed of the first material layer ( 34) and an etching selectivity, the second material layer 36 and the material having or without an etching selectivity according to the etching gas, for example, may be formed of polysilicon.
이어서, 상기 고전압 영역(c)의 상부를 덮는 포토레지스트 패턴(42)을 식각마스크로 사용하여 상기 셀 영역(a) 및 상기 저전압 영역(b) 상의 상기 제3 물질막(40)을 제거하고, 상기 고전압 영역(c) 상에 제3 물질막(40)을 잔존시킨다. 이 때, 상기 제2 물질막(36)에 비해 상기 제3 물질막(40)에 식각선택성이 있는 식각가스를 사용함으로써, 상기 제3 물질막(40)을 선택적으로 제거할 수 있다.Subsequently, the third material layer 40 on the cell region a and the low voltage region b is removed using a photoresist pattern 42 covering the upper portion of the high voltage region c as an etch mask. The third material layer 40 remains on the high voltage region c. In this case, the third material layer 40 may be selectively removed by using an etching gas having an etching selectivity in the third material layer 40 as compared with the second material layer 36.
도 5를 참조하면, 상기 포토레지스트 패턴(42)을 제거하고, 상기 셀 영역(a) 및 상기 저전압 영역(b) 상의 상기 제2 물질막(36)과, 상기 고전압 영역(c) 상의 상기 제2 물질막(36) 및 상기 제3 물질막(40)을 이방성 식각하여, 상기 셀 게이트 패턴(28)의 측벽에 셀 스페이서(36a)를 형성하고, 상기 저전압 게이트 패턴(30)의 측벽에 제1 측벽스페이서(36b), 상기 고전압 게이트 패턴(32)의 측벽에 제2 측벽 스페이서(36c) 및 제3 측벽스페이서(40a)를 형성한다. 도시된 것과 같이, 상기 고전압 게이트 패턴(32)의 측벽에 폭이 넓은 측벽 스페이서가 형성되어 상기 고전압 트랜지스터의 내압 특성을 높일 수 있다.Referring to FIG. 5, the photoresist pattern 42 is removed, and the second material layer 36 on the cell region a and the low voltage region b and the second material layer 36 on the high voltage region c are removed. The second material layer 36 and the third material layer 40 are anisotropically etched to form cell spacers 36a on sidewalls of the cell gate pattern 28, and on the sidewalls of the low voltage gate pattern 30. A first sidewall spacer 36b and a second sidewall spacer 36c and a third sidewall spacer 40a are formed on sidewalls of the high voltage gate pattern 32. As illustrated, a wide sidewall spacer is formed on the sidewall of the high voltage gate pattern 32 to increase the breakdown voltage characteristic of the high voltage transistor.
도 6을 참조하면, 상기 반도체 기판(20) 내에 불순물을 주입하여, 상기 저전압 영역(b)의 상기 반도체 기판(20) 내에 상기 제1 측벽스페이서(36b)의 외측벽에 정렬된 제3 도전영역(42)을 형성하고, 상기 고전압 영역(c)의 상기 반도체 기판(20) 내에 상기 제3 측벽스페이서(40a)의 외측벽에 정렬된 제4 도전영역(44)을 형성한다. 이 때, 상기 제3, 제4 도전영역(42, 44)은 각각 상기 제1, 제2 도전영역(24, 26)보다 높은 농도로 도우핑함으로써, 이중구조의 소오스/드레인 영역(46, 48)을 형성할 수 있다.Referring to FIG. 6, an impurity is injected into the semiconductor substrate 20 to form a third conductive region aligned with an outer wall of the first sidewall spacer 36b in the semiconductor substrate 20 of the low voltage region b. 42 and a fourth conductive region 44 aligned with an outer wall of the third sidewall spacer 40a in the semiconductor substrate 20 of the high voltage region c. In this case, the third and fourth conductive regions 42 and 44 are doped at a higher concentration than the first and second conductive regions 24 and 26, respectively, so that the source / drain regions 46 and 48 having a double structure are provided. ) Can be formed.
도 7을 참조하면, 상기 제1 물질막(34)을 식각마스크로 사용하여, 상기 셀 측벽 스페이서(36a) 및 상기 제1, 제2 및 제3 측벽 스페이서(36b, 36c, 40a)를 제거한다.Referring to FIG. 7, the cell sidewall spacers 36a and the first, second and third sidewall spacers 36b, 36c, and 40a are removed by using the first material layer 34 as an etching mask. .
도 8을 참조하면, 상기 제1 물질막(34) 상에 캐핑 절연막(49)을 콘포말하게 형성한다. 상기 캐핑 절연막(49)은 실리콘 질화막으로 형성할 수 있다. 계속해서, 상기 기판의 전면에 층간절연막(50)을 형성하고, 상기 층간절연막(50) 및 상기 캐핑절연막(49)을 통하여 확장된 콘택 플러그(52)들을 형성한다. 상기 콘택 플러그들(52)은 상기 소오스/드레인 영역에 접속된다.Referring to FIG. 8, a capping insulating layer 49 is conformally formed on the first material layer 34. The capping insulating layer 49 may be formed of a silicon nitride layer. Subsequently, an interlayer insulating film 50 is formed on the entire surface of the substrate, and extended contact plugs 52 are formed through the interlayer insulating film 50 and the capping insulating film 49. The contact plugs 52 are connected to the source / drain region.
상술한 것과 같이 본 발명에 따르면, 트랜지스터의 소오스/드레인에 식각손상을 주지 않고, 콘택 플러그와 정션의 접촉면적을 증가시킬 수 있고, 따라서, 높은 출력전류를 가지는 저전압 트랜지스터 및 높은 항복전압을 가지는 고전압 트랜지스터를 형성할 수 있다.As described above, according to the present invention, the contact area between the contact plug and the junction can be increased without causing etch damage to the source / drain of the transistor, and thus, a low voltage transistor having a high output current and a high voltage having a high breakdown voltage can be increased. Transistors can be formed.
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|---|---|---|---|
| KR1020020058005A KR20040026500A (en) | 2002-09-25 | 2002-09-25 | Method of fabricating flash memory devices |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20040026500A true KR20040026500A (en) | 2004-03-31 |
Family
ID=37328980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020058005A KR20040026500A (en) | 2002-09-25 | 2002-09-25 | Method of fabricating flash memory devices |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20040026500A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100812089B1 (en) * | 2007-06-26 | 2008-03-07 | 주식회사 동부하이텍 | Method of manufacturing flash memory device |
| KR100976892B1 (en) * | 2007-03-26 | 2010-08-18 | 후지쯔 세미컨덕터 가부시키가이샤 | Semiconductor device and method of manufacturing the same |
| CN110520992A (en) * | 2017-11-23 | 2019-11-29 | 长江存储科技有限责任公司 | The protective structures and production method of peripheral circuit for three-dimensional storage |
| US10756113B2 (en) | 2017-11-23 | 2020-08-25 | Yangtze Memory Technologies Co., Ltd. | Protective structure and fabrication methods for the peripheral circuits of a three-dimensional memory |
-
2002
- 2002-09-25 KR KR1020020058005A patent/KR20040026500A/en not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100976892B1 (en) * | 2007-03-26 | 2010-08-18 | 후지쯔 세미컨덕터 가부시키가이샤 | Semiconductor device and method of manufacturing the same |
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| CN110520992A (en) * | 2017-11-23 | 2019-11-29 | 长江存储科技有限责任公司 | The protective structures and production method of peripheral circuit for three-dimensional storage |
| US10756113B2 (en) | 2017-11-23 | 2020-08-25 | Yangtze Memory Technologies Co., Ltd. | Protective structure and fabrication methods for the peripheral circuits of a three-dimensional memory |
| US11404442B2 (en) | 2017-11-23 | 2022-08-02 | Yangtze Memory Technologies Co., Ltd. | Protective structure and fabrication methods for the peripheral circuits of a three-dimensional memory |
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