KR20040025168A - Transistor Of Semiconductor Device And Method Of Fabricating The Same - Google Patents
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- H01L29/66409—Unipolar field-effect transistors
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Abstract
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 특히 기생 커패시턴스를 최소화할 수 있는 반도체 장치의 트랜지스터 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a transistor of a semiconductor device capable of minimizing parasitic capacitance and a method for manufacturing the same.
통상적으로, 반도체 장치는 반도체기판과 게이트 전극 사이에 게이트 산화막을 구비하는 모오스(MOS, metal-oxide-silicon) 트랜지스터들을 사용한다. 도 1 및 도 2는 종래 기술에 따른 반도체 장치의 트랜지스터 제조 방법을 설명하기 위한 공정단면도들이다.Typically, semiconductor devices use MOS (metal-oxide-silicon) transistors having a gate oxide film between the semiconductor substrate and the gate electrode. 1 and 2 are cross-sectional views illustrating a method of manufacturing a transistor of a semiconductor device according to the prior art.
도 1을 참조하면, 반도체기판(10)의 소정영역에 활성영역을 한정하는 소자분리막(20)을 형성한다. 상기 활성영역에 게이트 산화막(30)을 형성한다. 상기 게이트 산화막(30)은 통상적으로 열산화 공정을 통해 형성한 실리콘 산화막이다.Referring to FIG. 1, an isolation layer 20 is formed in a predetermined region of a semiconductor substrate 10 to define an active region. A gate oxide film 30 is formed in the active region. The gate oxide film 30 is typically a silicon oxide film formed through a thermal oxidation process.
상기 게이트 산화막(30)이 형성된 반도체기판 상에, 상기 활성영역 및 상기 소자분리막(20)을 가로지르는 게이트 패턴(40)을 형성한다. 상기 게이트 패턴(40)은 차례로 적층된 게이트 도전막 패턴(42) 및 캐핑 패턴(44)으로 이루어진다. 통상적으로 상기 게이트 도전막 패턴(42)은 다결정 실리콘으로 형성된다. 하지만, 상기 다결정 실리콘 상에는 실리사이드와 같은 낮은 비저항을 갖는 물질들이 더 형성될 수도 있다.A gate pattern 40 is formed on the semiconductor substrate on which the gate oxide layer 30 is formed to cross the active region and the device isolation layer 20. The gate pattern 40 includes a gate conductive layer pattern 42 and a capping pattern 44 that are sequentially stacked. Typically, the gate conductive layer pattern 42 is made of polycrystalline silicon. However, materials having low resistivity, such as silicide, may be further formed on the polycrystalline silicon.
상기 게이트 패턴(40)을 이온 주입 마스크로 사용하는 저농도 이온 주입 공정을 실시하여, 상기 게이트 패턴(40) 주변의 활성영역에 저농도 불순물 영역(50)을 형성한다.A low concentration impurity region 50 is formed in the active region around the gate pattern 40 by performing a low concentration ion implantation process using the gate pattern 40 as an ion implantation mask.
도 2를 참조하면, 상기 저농도 불순물 영역(50)을 포함하는 반도체기판 전면에 스페이서막을 형성한 후, 상기 게이트 패턴(40)이 노출될 때까지 상기 스페이서막을 이방성 식각한다. 이에 따라, 상기 게이트 패턴(40)의 측벽에는 게이트 스페이서(60)가 형성된다. 상기 게이트 스페이서(60)는 통상적으로 실리콘 질화막으로 형성된다.Referring to FIG. 2, after forming a spacer film over the entire surface of the semiconductor substrate including the low concentration impurity region 50, the spacer film is anisotropically etched until the gate pattern 40 is exposed. Accordingly, the gate spacer 60 is formed on the sidewall of the gate pattern 40. The gate spacer 60 is typically formed of a silicon nitride film.
상기 게이트 스페이서(60) 및 상기 게이트 패턴(40)을 이온 주입 마스크로 사용하는 고농도 이온 주입 공정을 실시하여, 상기 게이트 스페이서(60) 사이의 활성영역에 고농도 불순물 영역(70)을 형성한다.A high concentration ion implantation process using the gate spacer 60 and the gate pattern 40 as an ion implantation mask is performed to form a high concentration impurity region 70 in the active region between the gate spacers 60.
한편, 반도체 장치를 고집적화하기 위해서는 상기 게이트 패턴(40)을 가늘게 형성하는 것이 요구된다. 하지만, 상기 게이트 패턴(40)을 가늘게 형성하면 상기 게이트 도전막 패턴(42)의 전기적 저항이 증가한다. 이러한 전기적 저항의 증가는, 우수한 반도체 장치를 위해 요구되는 또다른 특성들인, 고속화 및 저전력화를 위해 바람직하지 않다. 이러한 문제점들을 극복하기 위해, 즉 반도체 장치를 고집적화, 고속화 및 저전력화하기 위해서는, 상기 게이트 도전막 패턴(42)을 비저항이 낮은 물질로 형성하는 것이 필요하다.On the other hand, in order to highly integrate the semiconductor device, it is required to form the gate pattern 40 thin. However, when the gate pattern 40 is thinly formed, the electrical resistance of the gate conductive layer pattern 42 increases. This increase in electrical resistance is undesirable for high speed and low power, which are other properties required for good semiconductor devices. In order to overcome these problems, that is, to increase the integration, speed and low power of the semiconductor device, it is necessary to form the gate conductive film pattern 42 with a material having a low specific resistance.
이에 더하여, 반도체 장치의 고속화를 위해서는 기생 커패시턴스에 의한 RC 지연 등과 같은 문제를 최소화하는 것이 요구된다. 상기 RC 지연의 문제는 배선 자체의 물리적 저항 및 배선들 사이의 절연막의 유전상수에 비례한다. 따라서, 상기 RC 지연의 문제를 최소화하기 위해서는 상기 게이트 도전막 패턴(42)을 비저항이 낮은 물질로 형성하는 것 뿐만이 아니라 이들 사이에 개재되는 절연막을 낮은 유전상수를 갖는 물질로 형성하는 것이 필요하다. 하지만, 상술한 것처럼 상기 게이트 스페이서(60)는 실리콘 질화막으로 형성되는데, 상기 실리콘 질화막은 유전 상수가 높은 절연막이다. 이에 따라, RC 지연 현상을 최소화하기 위해서는 상기 게이트 스페이서(60)로 사용되는 물질은 가능한 유전 상수가 낮은 물질로 형성하는 것이 바람직하다.In addition, in order to speed up the semiconductor device, it is required to minimize problems such as RC delay due to parasitic capacitance. The problem of RC delay is proportional to the physical resistance of the wiring itself and the dielectric constant of the insulating film between the wirings. Therefore, in order to minimize the problem of the RC delay, it is necessary not only to form the gate conductive layer pattern 42 with a material having a low specific resistance, but also to form an insulating film interposed therebetween with a material having a low dielectric constant. However, as described above, the gate spacer 60 is formed of a silicon nitride film, and the silicon nitride film is an insulating film having a high dielectric constant. Accordingly, in order to minimize the RC delay phenomenon, the material used as the gate spacer 60 is preferably formed of a material having a low dielectric constant.
본 발명이 이루고자 하는 기술적 과제는 비저항이 낮은 물질을 게이트 도전막 패턴으로 사용하는 반도체 장치의 트랜지스터 및 그 제조 방법을 제공하는 데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a transistor of a semiconductor device using a material having a low specific resistance as a gate conductive film pattern, and a method of manufacturing the same.
본 발명이 이루고자 하는 다른 기술적 과제는 RC 지연 현상을 최소화할 수 있도록, 게이트 패턴 측벽에 낮은 유전상수를 갖는 절연막이 배치되는 반도체 장치의 트랜지스터 및 그 제조 방법을 제공하는 데 있다.Another object of the present invention is to provide a transistor of a semiconductor device in which an insulating film having a low dielectric constant is disposed on a sidewall of a gate pattern so as to minimize an RC delay phenomenon, and a method of manufacturing the same.
본 발명이 이루고자 하는 또다른 기술적 과제는 자기정렬 콘택홀 형성을 위한 식각 공정에서 게이트 패턴과 비트라인 사이에 쇼트가 발생하는 문제를 예방할 수 있는 반도체 장치의 트랜지스터 제조 방법을 제공하는 데 있다.Another object of the present invention is to provide a method for manufacturing a transistor of a semiconductor device, which can prevent a short circuit between a gate pattern and a bit line in an etching process for forming a self-aligned contact hole.
도 1 및 도 2는 종래 기술에 따른 반도체 장치의 트랜지스터 제조 방법을 나타내는 공정단면도들이다.1 and 2 are process cross-sectional views illustrating a transistor manufacturing method of a semiconductor device according to the prior art.
도 3 내지 도 8은 본 발명의 바람직한 실시예에 따른 반도체 장치의 트랜지스터 제조 방법을 나타내는 공정단면도들이다.3 to 8 are process cross-sectional views illustrating a method of manufacturing a transistor in a semiconductor device according to a preferred embodiment of the present invention.
도 9는 본 발명의 바람직한 실시예에 따른 반도체 장치의 트랜지스터를 나타내는 사시도이다.9 is a perspective view illustrating a transistor of a semiconductor device according to a preferred embodiment of the present invention.
상기 기술적 과제를 달성하기 위하여, 본 발명은 주형막 패턴을 사용하여 금속 게이트 전극을 형성한 후, 주형막 패턴을 스페이서로 사용하는 단계를 포함하는 반도체 장치의 트랜지스터 제조 방법을 제공한다. 이 방법은 반도체기판 상에 개구부를 갖는 주형막 패턴을 형성한 후, 상기 개구부를 채우는 게이트 패턴을 형성하는 단계를 포함한다. 이때, 상기 개구부는 상기 반도체기판의 소정영역을 노출시키도록 형성된다. 이후, 상기 게이트 패턴 상에 상기 게이트 패턴보다 넓은 폭을 갖는 마스크 패턴을 형성한 후, 상기 게이트 패턴 측벽에 주형막 스페이서를 형성되도록 상기 마스크 패턴을 식각 마스크로 사용하여 상기 주형막 패턴을 식각한다.In order to achieve the above technical problem, the present invention provides a method of manufacturing a transistor of a semiconductor device comprising forming a metal gate electrode using a template film pattern, and then using the template film pattern as a spacer. The method includes forming a mold film pattern having openings on a semiconductor substrate, and then forming a gate pattern filling the openings. In this case, the opening is formed to expose a predetermined region of the semiconductor substrate. Subsequently, after forming a mask pattern having a width wider than that of the gate pattern on the gate pattern, the template film pattern is etched using the mask pattern as an etch mask so as to form a mold film spacer on the sidewall of the gate pattern.
이때, 상기 주형막 패턴은 유전 상수가 낮은 절연막이고, 바람직하게는 실리콘 산화막(SiO2), FSG(SiOF), HSG(SiOH) 및 MSQ(SiOC) 중에서 선택된 한가지 물질로형성한다.At this time, the template film pattern is an insulating film having a low dielectric constant, and preferably formed of one material selected from silicon oxide film (SiO 2 ), FSG (SiOF), HSG (SiOH), and MSQ (SiOC).
상기 게이트 패턴을 형성하는 단계는 상기 개구부를 통해 노출된 상기 반도체기판의 상부면에 게이트 산화막을 형성하고, 그 결과물 전면에 게이트 도전막을 형성한 후, 상기 주형막 패턴이 노출될 때까지 상기 게이트 도전막을 평탄화 식각하는 단계를 포함하는 것이 바람직하다. 이때, 상기 게이트 산화막은 상기 노출된 반도체기판을 열산화시키는 방법으로 형성한 실리콘 산화막인 것이 바람직하다. 또한, 상기 게이트 도전막을 형성하는 단계는 상기 게이트 산화막을 포함하는 반도체기판 전면에 차례로 적층된 Ti/TiN층으로 이루어진 시드층을 형성한 후, 상기 시드층을 포함하는 반도체기판 상에 텅스텐, 몰리브덴 및 티타늄 중에서 선택된 한가지 물질을 화학기상증착의 방법으로 형성하는 단계를 포함하는 것이 바람직하다. 상기 게이트 도전막을 평탄화 식각하는 단계는 화학적 기계적 연마 기술 또는 에치백 기술을 사용하여 실시한다.In the forming of the gate pattern, a gate oxide layer is formed on an upper surface of the semiconductor substrate exposed through the opening, a gate conductive layer is formed on the entire surface of the resultant, and the gate conductive layer is exposed until the template layer pattern is exposed. It is preferred to include the step of planarizing etching the film. In this case, the gate oxide film is preferably a silicon oxide film formed by a method of thermally oxidizing the exposed semiconductor substrate. In addition, the forming of the gate conductive layer may include forming a seed layer including Ti / TiN layers sequentially stacked on the entire surface of the semiconductor substrate including the gate oxide layer, and then tungsten, molybdenum, and the like on the semiconductor substrate including the seed layer. It is preferred to include the step of forming one material selected from titanium by chemical vapor deposition. The planarization etching of the gate conductive layer may be performed using a chemical mechanical polishing technique or an etch back technique.
상기 마스크 패턴은 사진 공정을 통해 패터닝된 포토 레지스트 패턴인 것이 바람직하다. 이때, 상기 사진 공정은 상기 게이트 패턴을 기준으로 엄밀하게, 즉 허용오차를 최소화하는 방식으로, 정렬(align)하는 것이 바람직하다. 이에 따라, 상기 마스크 패턴은 상기 게이트 패턴의 양쪽에 배치된 상기 주형막 패턴의 가장자리를 덮되, 상기 주형막 패턴의 덮이는 폭은 상기 게이트 패턴 양쪽에서 동일하다.The mask pattern is preferably a photoresist pattern patterned through a photo process. In this case, the photographing process is preferably strictly aligned based on the gate pattern, that is, in a manner of minimizing a tolerance. Accordingly, the mask pattern covers an edge of the mold layer pattern disposed on both sides of the gate pattern, and the width of the mold layer pattern is the same on both sides of the gate pattern.
상기 마스크 패턴을 형성하기 전에 상기 게이트 패턴이 형성된 반도체기판의 전면을 덮는 캐핑막을 더 형성할 수 있다. 이때, 상기 캐핑막은 실리콘 질화막으로 형성하는 것이 바람직하다. 바람직하게는, 상기 주형막 스페이서를 형성한 후 상기주형막 스페이서 옆쪽의 활성영역에 저농도 불순물 영역을 형성한다. 이후, 상기 주형막 스페이서의 측벽에 게이트 스페이서를 더 형성한 후, 상기 게이트 스페이서 옆쪽의 활성영역에 고농도 불순물 영역을 형성한다. 상기 저농도 불순물 영역은 상기 주형막 스페이서 및 상기 게이트 패턴을 마스크로 사용하는 저농도 이온 주입 공정을 통해 형성한다. 또한, 상기 고농도 불순물 영역은 상기 게이트 스페이서를 마스크로 사용하는 고농도 이온 주입 공정을 통해 형성한다.Before the mask pattern is formed, a capping layer may be further formed to cover the entire surface of the semiconductor substrate on which the gate pattern is formed. In this case, the capping film is preferably formed of a silicon nitride film. Preferably, after forming the mold film spacer, a low concentration impurity region is formed in an active region next to the mold film spacer. Thereafter, a gate spacer is further formed on sidewalls of the mold film spacer, and then a high concentration impurity region is formed in an active region next to the gate spacer. The low concentration impurity region is formed through a low concentration ion implantation process using the template film spacer and the gate pattern as a mask. In addition, the high concentration impurity region is formed through a high concentration ion implantation process using the gate spacer as a mask.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 금속을 게이트 도전막 패턴으로 사용하고 유전 상수가 낮은 절연막을 게이트 스페이서로 사용하는 반도체 장치의 트랜지스터를 제공한다. 이 트랜지스터는 반도체기판 상에 차례로 적층된 게이트 산화막 및 게이트 도전막 패턴으로 구성되는 게이트 패턴, 상기 게이트 패턴의 측벽에 형성된 주형막 스페이서 및 상기 주형막 스페이서의 측벽에 형성된 게이트 스페이서를 포함한다. 이때, 상기 주형막 스페이서는 저유전막이고 상기 게이트 도전막 패턴은 텅스텐, 몰리브덴 및 티타늄 중에서 선택된 한가지 물질로 이루어진다.In order to achieve the above another technical problem, the present invention provides a transistor of a semiconductor device using a metal as a gate conductive film pattern and an insulating film having a low dielectric constant as a gate spacer. The transistor includes a gate pattern composed of a gate oxide film and a gate conductive film pattern sequentially stacked on a semiconductor substrate, a mold film spacer formed on sidewalls of the gate pattern, and a gate spacer formed on sidewalls of the mold film spacers. In this case, the template film spacer is a low dielectric film and the gate conductive film pattern is made of one material selected from tungsten, molybdenum and titanium.
바람직하게는 상기 주형막 스페이서는 산화막(SiO2), FSG(SiOF), HSG(SiOH) 및 MSQ(SiOC) 중에서 선택된 한가지 물질이다. 또한, 상기 게이트 산화막과 상기 게이트 도전막 패턴 사이에는 Ti 층 및 TiN층이 차례로 적층된 시드층이 개재될 수도 있다. 이에 더하여, 상기 게이트 패턴 및 상기 주형막 스페이서의 상부에는 캐핑막이 더 배치될 수도 있다.Preferably, the template film spacer is one material selected from oxide film (SiO 2 ), FSG (SiOF), HSG (SiOH), and MSQ (SiOC). In addition, a seed layer in which a Ti layer and a TiN layer are sequentially stacked may be interposed between the gate oxide layer and the gate conductive layer pattern. In addition, a capping layer may be further disposed on the gate pattern and the mold layer spacer.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein but may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed subject matter is thorough and complete, and that the spirit of the invention will be fully conveyed to those skilled in the art. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. If it is also mentioned that the layer is on another layer or substrate it may be formed directly on the other layer or substrate or a third layer may be interposed therebetween.
도 3 내지 도 8은 본 발명의 바람직한 실시예에 따른 반도체 장치의 트랜지스터 제조 방법을 나타내는 공정단면도들이다.3 to 8 are process cross-sectional views illustrating a method of manufacturing a transistor in a semiconductor device according to a preferred embodiment of the present invention.
도 3을 참조하면, 반도체기판(100)의 소정영역에 활성영역을 한정하는 소자분리막(110)을 형성한다. 상기 소자분리막(110)은 통상적인 트렌치 소자분리 기술을 사용하여 형성하는 것이 바람직하다. 즉, 상기 소자분리막(110)을 형성하는 단계는 상기 반도체기판(100)을 이방성 식각하여 상기 활성영역을 한정하는 트렌치(105)를 형성한 후, 상기 트렌치(105)를 실리콘 산화막으로 채우는 단계를 포함하는 것이 바람직하다.Referring to FIG. 3, an isolation layer 110 defining an active region is formed in a predetermined region of the semiconductor substrate 100. The device isolation layer 110 may be formed using conventional trench device isolation techniques. That is, the forming of the device isolation layer 110 may be performed by anisotropically etching the semiconductor substrate 100 to form a trench 105 defining the active region, and then filling the trench 105 with a silicon oxide layer. It is preferable to include.
상기 소자분리막(110)이 형성된 반도체기판의 전면에 주형막(120)을 형성한다. 상기 주형막(120)은 상기 반도체기판(100)에 대해 식각 선택성을 갖되, 낮은 유전 상수를 갖는 물질로 형성한다. 바람직하게는 상기 주형막(120)은 실리콘 산화막(SiO2), FSG(SiOF), HSG(SiOH) 및 MSQ(SiOC) 중의 한가지 물질로 형성한다.The mold layer 120 is formed on the entire surface of the semiconductor substrate on which the device isolation layer 110 is formed. The mold layer 120 is formed of a material having an etch selectivity with respect to the semiconductor substrate 100 and having a low dielectric constant. Preferably, the mold film 120 is formed of one of silicon oxide film (SiO 2 ), FSG (SiOF), HSG (SiOH), and MSQ (SiOC).
이후, 상기 주형막(120)을 패터닝하여 상기 활성영역 및 상기 소자분리막(110)을 가로지르는 주형막 패턴(125)을 형성한다. 상기 주형막 패턴(125)은 상기 활성영역의 상부면을 노출시키는 개구부(127)를 구비한다. 상기 주형막(120)을 식각하는 단계는 상기 반도체기판(100)에 대해 식각 선택성을 갖는 식각 레서피를 사용하는, 이방성 식각의 방법으로 실시하는 것이 바람직하다. 한편, 상기 개구부(127)에는 이후 게이트 전극으로 사용되는 게이트 패턴이 형성된다. 이에 따라, 상기 주형막 패턴(125) 형성을 위한 식각 공정은 상기 개구부(127)를 통해 노출되는 상기 반도체기판(100)이 식각 손상을 받지 않도록 실시하는 것이 필요하다. 이를 위해, 상기 주형막(120)을 형성하기 전에 상기 소자분리막(110)을 포함하는 반도체기판 전면에 식각 정지막(도시하지 않음)을 더 형성할 수도 있다. 상기 식각 정지막은 실리콘 질화막 또는 차례로 적층된 실리콘 산화막 및 실리콘 질화막으로 형성할 수 있다.Thereafter, the mold layer 120 is patterned to form a mold layer pattern 125 that crosses the active region and the device isolation layer 110. The mold layer pattern 125 includes an opening 127 that exposes an upper surface of the active region. The etching of the mold layer 120 may be performed by an anisotropic etching method using an etching recipe having an etching selectivity with respect to the semiconductor substrate 100. Meanwhile, a gate pattern used as a gate electrode is formed in the opening 127. Accordingly, the etching process for forming the mold layer pattern 125 needs to be performed so that the semiconductor substrate 100 exposed through the opening 127 is not etched. To this end, an etch stop layer (not shown) may be further formed on the entire surface of the semiconductor substrate including the device isolation layer 110 before forming the mold layer 120. The etch stop layer may be formed of a silicon nitride layer or a silicon oxide layer and a silicon nitride layer that are sequentially stacked.
도 4를 참조하면, 상기 주형막 패턴(125)이 형성된 반도체기판에 대해 열산화 공정을 실시한다. 이에 따라, 상기 개구부(127) 아래의 반도체기판(100) 상에는 게이트 산화막(130)이 형성된다.Referring to FIG. 4, a thermal oxidation process is performed on a semiconductor substrate on which the mold layer pattern 125 is formed. Accordingly, the gate oxide layer 130 is formed on the semiconductor substrate 100 under the opening 127.
상기 게이트 산화막(130)이 형성된 반도체기판의 전면에 게이트 도전막(150)을 형성한다. 상기 게이트 도전막(150)은 낮은 비저항을 갖는 물질, 바람직하게는 텅스텐으로 형성한다. 상기 게이트 도전막(150)은 구리, 몰리브덴 및 티타늄 중에서 선택된 한가지 물질로 형성될 수도 있다. 상기 게이트 도전막(150)은 화학기상증착 기술, 예를 들면 remote plasma 방식의 화학기상증착 기술을 사용하여 형성하는 것이 바람직하다.A gate conductive layer 150 is formed on the entire surface of the semiconductor substrate on which the gate oxide layer 130 is formed. The gate conductive layer 150 is formed of a material having a low specific resistance, preferably tungsten. The gate conductive layer 150 may be formed of one material selected from copper, molybdenum, and titanium. The gate conductive layer 150 may be formed using a chemical vapor deposition technique, for example, a chemical vapor deposition technique of a remote plasma method.
한편, 상기 게이트 도전막(150)을 형성하기 전에, 상기 게이트 산화막(130)을 포함하는 반도체기판 전면에 시드층(140)을 형성할 수도 있다. 상기 시드층(140)은 차례로 적층된 티타늄(Ti) 및 질화 티타늄(TiN)으로 형성하는 것이 바람직하다. 상기 시드층(140)은 알려진 것처럼 접착 개선막 또는 확산 방지막 등으로 사용될 수도 있다.Before forming the gate conductive layer 150, the seed layer 140 may be formed on the entire surface of the semiconductor substrate including the gate oxide layer 130. The seed layer 140 may be formed of titanium (Ti) and titanium nitride (TiN), which are sequentially stacked. The seed layer 140 may be used as an adhesion improving film or a diffusion barrier film as is known.
도 5를 참조하면, 상기 주형막 패턴(125)이 노출될 때까지 상기 게이트 도전막(150) 및 상기 시드층(140)을 평탄화 식각한다. 이에 따라, 상기 개구부(127)를 채우는 복수개의 게이트 도전막 패턴들(155)이 형성된다. 또한, 상기 시드층(140)은 식각되어, 상기 게이트 도전막 패턴(155)의 측벽 및 하부면을 둘러싸는 시드 패턴(145)을 형성한다. 상기 게이트 산화막(130) 및 상기 게이트 도전막 패턴(155)은 게이트 패턴을 구성한다.Referring to FIG. 5, the gate conductive layer 150 and the seed layer 140 are planarized and etched until the mold layer pattern 125 is exposed. As a result, a plurality of gate conductive layer patterns 155 may be formed to fill the opening 127. In addition, the seed layer 140 is etched to form a seed pattern 145 surrounding the sidewalls and the bottom surface of the gate conductive layer pattern 155. The gate oxide layer 130 and the gate conductive layer pattern 155 constitute a gate pattern.
상기 게이트 도전막(150)을 평탄화 식각하는 단계는 화학적 기계적 연마(chemical mechanical polishing) 기술 또는 에치백(etchback) 기술을 사용하여 실시하는 것이 바람직하다. 상기 게이트 도전막 패턴(155)은 다층의 금속 물질들로 형성될 수 있으며, 이를 형성하기 위해서는 상기 에치백 기술을 반복적으로 적용하는 방법이 적용될 수도 있다.The planarization etching of the gate conductive layer 150 may be performed using a chemical mechanical polishing technique or an etchback technique. The gate conductive layer pattern 155 may be formed of a plurality of metal materials, and a method of repeatedly applying the etch back technique may be applied to form the gate conductive layer pattern 155.
도 6을 참조하면, 상기 게이트 도전막 패턴(155)이 형성된 반도체기판 전면에, 하부 캐핑막(160) 및 상부 캐핑막(170)을 차례로 형성한다. 상기 하부 및 상부 캐핑막(160, 170)은 캐핑막을 구성한다.Referring to FIG. 6, a lower capping layer 160 and an upper capping layer 170 are sequentially formed on an entire surface of the semiconductor substrate on which the gate conductive layer pattern 155 is formed. The lower and upper capping layers 160 and 170 constitute a capping layer.
상기 상부 캐핑막(170)은 후속 자기정렬 콘택홀 형성 공정에서 상기 게이트 도전막 패턴(155)이 노출되는 것을 예방하는 식각저지막의 역할을 한다. 이에 따라, 상기 상부 캐핑막(170)은 실리콘 산화막으로 형성되는 것이 일반적인 층간절연막에 대해서 식각 선택성을 갖는 물질로 형성하며, 바람직하게는 실리콘 질화막으로 형성한다. 상기 하부 캐핑막(160)은 실리콘 질화막으로 형성되는 상기 상부 캐핑막(170)과 상기 게이트 도전막 패턴(155)이 직접 접촉할 경우 발생할 수 있는 스트레스 등의 문제를 최소화하기 위한 물질막이다. 바람직하게는 상기 하부 캐핑막(160)은 실리콘 산화막으로 형성하되, 상기 하부 캐핑막(160)을 형성하지 않는 실시예도 가능하다.The upper capping layer 170 serves as an etch stop layer to prevent the gate conductive layer pattern 155 from being exposed in a subsequent self-aligned contact hole forming process. Accordingly, the upper capping layer 170 is formed of a silicon oxide film, and is formed of a material having an etching selectivity with respect to a general interlayer insulating film, and preferably, a silicon nitride film. The lower capping layer 160 is a material layer for minimizing a stress or the like that may occur when the upper capping layer 170 formed of the silicon nitride layer and the gate conductive layer pattern 155 directly contact each other. Preferably, the lower capping layer 160 is formed of a silicon oxide layer, but an embodiment in which the lower capping layer 160 is not formed may be possible.
상기 상부 캐핑막(170) 상에 마스크 패턴(180)을 형성한다. 상기 마스크 패턴(180)은 상기 게이트 도전막 패턴(155)을 기준으로 정렬(align)하는 사진 공정을 통해 형성한 포토레지스트 패턴인 것이 바람직하다. 이때, 상기 마스크 패턴(180)은 상기 게이트 도전막 패턴(155)보다 넓은 폭을 갖는다. 이에 따라, 상기 게이트 도전막 패턴(155)의 양쪽에 배치된 상기 주형막 패턴들(125)은 상기 마스크 패턴(180)에 의해 가려진다. 이때 가려지는 폭이 상기 게이트 도전막 패턴(155)의 양쪽에서 동일하도록, 상기 게이트 도전막 패턴(155)에 대한 사진 공정에서의 정렬 마아진(margin)은 엄격하게 통제한다.A mask pattern 180 is formed on the upper capping layer 170. The mask pattern 180 may be a photoresist pattern formed through a photo process of aligning the gate conductive layer pattern 155 with respect to the gate conductive layer pattern 155. In this case, the mask pattern 180 has a wider width than the gate conductive layer pattern 155. Accordingly, the mold layer patterns 125 disposed on both sides of the gate conductive layer pattern 155 are covered by the mask pattern 180. At this time, the alignment margin in the photolithography process with respect to the gate conductive film pattern 155 is strictly controlled so that the covered width is the same on both sides of the gate conductive film pattern 155.
도 7을 참조하면, 상기 마스크 패턴(180)을 식각 마스크로 사용하여 상기 상부 캐핑막(170), 상기 하부 캐핑막(160) 및 상기 주형막 패턴(125)을 식각한다. 이에 따라, 상기 게이트 도전막 패턴(155)의 측벽에는 상기 활성영역의 상부면을 노출시키는 주형막 스페이서(129)가 형성된다. 또한, 상기 주형막 스페이서(129)의 상부에는 차례로 적층된 하부 캐핑 패턴(165) 및 상부 캐핑 패턴(175)이 배치된다.Referring to FIG. 7, the upper capping layer 170, the lower capping layer 160, and the mold layer pattern 125 are etched using the mask pattern 180 as an etch mask. Accordingly, a mold layer spacer 129 is formed on the sidewall of the gate conductive layer pattern 155 to expose the upper surface of the active region. In addition, the lower capping pattern 165 and the upper capping pattern 175 that are sequentially stacked are disposed on the mold layer spacer 129.
상기 마스크 패턴(180) 또는 상기 상부 캐핑 패턴(175)을 마스크로 사용하는 이온 주입 공정을 실시하여, 상기 게이트 도전막 패턴들(155) 사이의 활성영역에 저농도 불순물 영역(185)을 형성한다. 이후, 상기 마스크 패턴(180)을 제거하여 상기 상부 캐핑 패턴(175)을 노출시키되, 상기 마스크 패턴(180)은 상기 주형막 스페이서(129)를 형성한 후 제거할 수도 있다.An ion implantation process using the mask pattern 180 or the upper capping pattern 175 as a mask is performed to form a low concentration impurity region 185 in the active region between the gate conductive layer patterns 155. Thereafter, the mask pattern 180 may be removed to expose the upper capping pattern 175, but the mask pattern 180 may be removed after forming the mold layer spacer 129.
도 8을 참조하면, 상기 주형막 스페이서(129), 하부 캐핑 패턴(165) 및 상부 캐핑 패턴(175)의 측벽에 게이트 스페이서(190)를 형성한다. 상기 게이트 스페이서(190)를 형성하는 단계는 상기 저농도 불순물 영역(185)이 형성된 반도체기판 상에 스페이서막을 형성한 후 이방성 식각하는 단계를 포함한다.Referring to FIG. 8, a gate spacer 190 is formed on sidewalls of the mold layer spacer 129, the lower capping pattern 165, and the upper capping pattern 175. The forming of the gate spacer 190 may include anisotropic etching after forming a spacer layer on the semiconductor substrate on which the low concentration impurity region 185 is formed.
상기 게이트 스페이서(190) 및 상기 상부 캐핑 패턴(175)을 이온 주입 마스크로 사용하는 고농도 이온 주입 공정을 실시하여, 상기 게이트 스페이서(190) 사이의 활성영역에 고농도 불순물 영역(200)을 형성한다. 이후, 상기 게이트 스페이서(190) 사이의 갭영역은 실리콘 산화막으로 이루어지는 층간절연막으로 채워진다. 상기 주형막 스페이서(129)가 낮은 유전 상수를 갖는 물질로 형성되기 때문에, 상기 게이트 도전막 패턴들(155)과 콘택 플러그들 사이의 RC 지연 현상은 최소화될 수 있다. 또한, 상기 게이트 도전막 패턴(155)은 비저항이 낮은 텅스텐, 구리, 몰리브덴 및 티타늄 중에서 선택된 한가지 금속 물질로 형성됨으로써, 빠른 동작 속도를 갖는 반도체 장치를 제조할 수 있게 한다.A high concentration ion implantation process using the gate spacer 190 and the upper capping pattern 175 as an ion implantation mask is performed to form a high concentration impurity region 200 in an active region between the gate spacers 190. Thereafter, the gap region between the gate spacers 190 is filled with an interlayer insulating film made of a silicon oxide film. Since the mold layer spacer 129 is formed of a material having a low dielectric constant, an RC delay phenomenon between the gate conductive layer patterns 155 and the contact plugs may be minimized. In addition, the gate conductive layer pattern 155 is formed of one metal material selected from tungsten, copper, molybdenum, and titanium having low resistivity, thereby manufacturing a semiconductor device having a high operating speed.
도 9는 본 발명의 바람직한 실시예에 따른 반도체 장치의 트랜지스터를 나타내는 사시도이다.9 is a perspective view illustrating a transistor of a semiconductor device according to a preferred embodiment of the present invention.
도 9를 참조하면, 반도체기판(100)의 소정영역에는 활성영역을 한정하는 소자분리막(110)이 배치된다. 상기 소자분리막(110)은 통상적인 트렌치 소자분리막인 것이 바람직하다. 상기 활성영역 상에는, 상기 소자분리막(110) 및 상기 활성영역을 가로지르는 게이트 도전막 패턴(155)이 배치된다. 상기 게이트 도전막 패턴(155)은 비저항이 낮은 금속 물질이며, 바람직하게는 텅스텐, 구리, 몰리브덴 및 티타늄 중에서 선택된 한가지 물질로 이루어진다. 이에 따라, 빠른 동작 속도를 갖는 반도체 장치를 제조할 수 있다.Referring to FIG. 9, a device isolation layer 110 defining an active region is disposed in a predetermined region of the semiconductor substrate 100. The device isolation layer 110 may be a conventional trench device isolation layer. The device isolation layer 110 and the gate conductive layer pattern 155 crossing the active region are disposed on the active region. The gate conductive layer pattern 155 is a metal material having a low specific resistance, and is preferably made of one material selected from tungsten, copper, molybdenum, and titanium. As a result, a semiconductor device having a high operating speed can be manufactured.
상기 게이트 도전막 패턴(155)과 상기 반도체기판(100) 사이에는 게이트 산화막(130)이 형성된다. 상기 게이트 산화막(130)은 열산화막인 것이 바람직하다. 상기 게이트 산화막(130)과 상기 게이트 도전막 패턴(155) 사이에는 시드 패턴(145)이 형성될 수도 있다. 상기 시드 패턴(145)은 차례로 적층된 티타늄 및 질화 티타늄으로 이루어지는 것이 바람직하다.A gate oxide layer 130 is formed between the gate conductive layer pattern 155 and the semiconductor substrate 100. The gate oxide film 130 is preferably a thermal oxide film. The seed pattern 145 may be formed between the gate oxide layer 130 and the gate conductive layer pattern 155. The seed pattern 145 may be made of titanium and titanium nitride, which are sequentially stacked.
상기 게이트 도전막 패턴(155)의 양쪽 측벽에는 주형막 스페이서(129) 및 게이트 스페이서(190)가 차례로 배치된다. 상기 주형막 스페이서(129)는 낮은 유전 상수를 갖는 물질막으로 구성되고, 상기 게이트 스페이서(190)는 실리콘 산화막에 대해 식각 선택성을 갖는 물질로 구성된다. 바람직하게는 상기 주형막스페이서(129)는 실리콘 산화막(SiO2), FSG(SiOF), HSG(SiOH) 및 MSQ(SiOC) 중에서 선택된 한가지 물질이고, 상기 게이트 스페이서(190)는 실리콘 질화막이다. 이와 같이, 상기 주형막 스페이서(129)를 낮은 유전상수를 갖는 물질로 형성함으로써, RC 지연 현상에 따른 반도체 장치의 교란 및 동작 속도의 감소를 최소화할 수 있다. 한편, 상기 시드 패턴(145)은 상기 주형막 스페이서(129)와 상기 게이트 도전막 패턴(155) 사이로 더 연장될 수도 있다. 이에 따라, 상기 시드 패턴(145)은 상기 게이트 도전막 패턴(155)의 하부면 및 측벽을 둘러싼다.A mold layer spacer 129 and a gate spacer 190 are sequentially disposed on both sidewalls of the gate conductive layer pattern 155. The template film spacer 129 is formed of a material film having a low dielectric constant, and the gate spacer 190 is made of a material having an etch selectivity with respect to the silicon oxide film. Preferably, the mold film spacer 129 is one material selected from silicon oxide film SiO 2 , FSG (SiOF), HSG (SiOH), and MSQ (SiOC), and the gate spacer 190 is a silicon nitride film. As described above, by forming the template film spacer 129 made of a material having a low dielectric constant, disturbance of the semiconductor device and reduction of operation speed due to the RC delay phenomenon can be minimized. The seed pattern 145 may further extend between the mold layer spacer 129 and the gate conductive layer pattern 155. Accordingly, the seed pattern 145 surrounds the bottom surface and sidewalls of the gate conductive layer pattern 155.
상기 게이트 도전막 패턴(155)의 상부에는 하부 캐핑 패턴(165) 및 상부 캐핑 패턴(175)이 차례로 적층된 캐핑 패턴이 배치될 수 있다. 상기 캐핑 패턴은 상기 시드 패턴(145)의 수직 연장부 및 상기 주형막 스페이서(129)의 상부면을 덮을 수도 있다. 이때, 상기 상부 캐핑 패턴(175)은 실리콘 질화막으로 이루어지는 것이 바람직하다. 또한, 상기 상부 캐핑 패턴(175)과 상기 게이트 스페이서(190)은 측벽이 직접 접촉하는 것이 바람직하다.A capping pattern in which the lower capping pattern 165 and the upper capping pattern 175 are sequentially stacked may be disposed on the gate conductive layer pattern 155. The capping pattern may cover a vertical extension of the seed pattern 145 and an upper surface of the mold layer spacer 129. At this time, the upper capping pattern 175 is preferably made of a silicon nitride film. In addition, sidewalls of the upper capping pattern 175 and the gate spacer 190 may be in direct contact with each other.
본 발명에 따르면, 주형막 패턴의 개구부를 비저항이 낮은 텅스텐으로 채우는 다마신 공정을 통해 게이트 전극을 형성한다. 이때, 상기 주형막 패턴은 유전 상수가 낮은 물질로 형성한 후, 이를 게이트 전극의 측벽을 덮는 스페이서로 사용한다. 이에 따라, 빠른 동작 속도를 가지면서, RC 지연 현상을 최소화할 수 있는 반도체 장치를 제조할 수 있다.According to the present invention, the gate electrode is formed through a damascene process of filling the opening of the mold film pattern with tungsten having a low specific resistance. In this case, the template film pattern is formed of a material having a low dielectric constant and then used as a spacer covering the sidewall of the gate electrode. Accordingly, it is possible to manufacture a semiconductor device having a high operating speed and minimizing the RC delay phenomenon.
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