KR20040022597A - Method for forming a metal layer of semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 제조 공정 중 금속 배선층을 형성하는 기술에 관한 것으로, 특히, 저항이 적고 안정된 연결구조의 콘택트나 비아를 형성하는데 적합한 반도체 소자의 금속 배선층 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a technique for forming a metal wiring layer during a semiconductor device manufacturing process, and more particularly, to a method for forming a metal wiring layer of a semiconductor device suitable for forming a contact or via having a low resistance and stable connection structure.
일반적으로 다층 배선 구조는 복잡하고, 새로운 불량 모드가 발생할 가능성이 크다. 다층 배선 공정에서의 수율이나 신뢰성의 원인으로 가장 문제가 되는 것으로 금속 배선층의 스텝 커버리지(step coverage), 금속 배선층간의 콘택트 특성, 절연막의 핀 홀과 파티클 등이 있다.In general, multilayer wiring structures are complex, and new failure modes are more likely to occur. The most problematic causes of yield and reliability in the multilayer wiring process include step coverage of the metal wiring layer, contact characteristics between the metal wiring layers, pinholes and particles of the insulating film, and the like.
이러한 다층 배선 구조에서는 각 금속 배선층 간에 존재하는 비아의 수는 극히 많고, 그것들이 모두 도통해서 아주 낮은 콘택트 저항값을 가지고 있어야 한다.In such a multi-layered wiring structure, the number of vias existing between each metal wiring layer is extremely large, and all of them are conductive and must have a very low contact resistance value.
그러면, 비아에 의해 전기적으로 접속되는 금속 배선층을 형성하는 종래의 방법을 첨부된 도 1a와 도 1b를 참조하여 설명한다.Then, a conventional method of forming a metal wiring layer electrically connected by vias will be described with reference to FIGS. 1A and 1B.
먼저, 실리콘 웨이퍼 등의 하부 도전막(1) 상부에 절연막인 산화막(2)을 형성하고, 베리어 메탈(barrier metal)(3)과 금속막(4)을 순차적으로 증착하고, 포토리소그래피(photolithography) 공정에 의해 금속막(4)과 베리어 메탈(3)을 패터닝하여 금속 배선층(3, 4)을 형성한다.First, an oxide film 2, which is an insulating film, is formed on the lower conductive film 1, such as a silicon wafer, and the barrier metal 3 and the metal film 4 are sequentially deposited, followed by photolithography. The metal film 4 and the barrier metal 3 are patterned by the process to form the metal wiring layers 3 and 4.
그 다음, 금속 배선층(3, 4)이 형성된 전체 구조상에 절연막(5)을 증착하고, 절연막(5)을 평탄화한다. 그리고, 포토리소그래피 공정에 의해 절연막(5)을 패터닝하여 금속 배선층(3, 4)의 상부 일정 영역이 드러나도록 비아(via hole)을 형성한다.Next, the insulating film 5 is deposited on the entire structure where the metal wiring layers 3 and 4 are formed, and the insulating film 5 is planarized. Then, the insulating film 5 is patterned by a photolithography process to form via holes so that the upper predetermined regions of the metal wiring layers 3 and 4 are exposed.
이후에, 비아 홀이 형성된 전체 구조상에 티타늄/티타늄나이트라이드(Ti/TiN)로 된 베리어 메탈(6)과 텅스텐(W)(7)을 순차적으로 증착하고, 이 텅스텐을 에치백(etch-back)한 후, 알루미늄(Al)의 금속막(8)을 증착하여 반도체 소자의 다층 배선을 형성한다.Subsequently, a barrier metal 6 made of titanium / titanium nitride (Ti / TiN) and tungsten (W) 7 are sequentially deposited on the entire structure in which the via hole is formed, and the tungsten is etched back. After that, the metal film 8 of aluminum (Al) is deposited to form a multilayer wiring of the semiconductor element.
이러한 다층 배선 공정에서 비아 홀이 형성된 전체 구조상에 텅스텐을 증착한 후, 텅스텐을 에치백하게 되는데, 이때, 하부 막질인 티타늄나이트라이드를 명확히 드러내기 위해 과도식각(over-etching)을 하게 된다. 여기서, 도 1a에 도시된 바와 같이, 비아 홀에 채워진 텅스텐은 홀 부분이 들어간 플러그 리세스(plug recess)가 발생하여, 이후 금속막을 증착시 형태가 나빠 불안정한 접촉이 되고, 저항이 증가하여 직류 파라미터(DC parameter) 측정시 저항이 기준치에서 벗어나(spec. out) 칩(chip)이 작동하지 않게 된다.In this multi-layered wiring process, tungsten is deposited on the entire structure in which the via hole is formed, and then tungsten is etched back. In this case, over-etching is performed to clearly reveal the titanium nitride, which is a lower film. Here, as shown in Figure 1a, the tungsten filled in the via hole is a plug recess (hole recess) into the hole portion, after the deposition of the metal film is bad shape unstable contact, the resistance is increased to increase the DC parameter When measuring (DC parameter) the resistance is out of the reference value (spec.out), the chip will not work.
또한, 도 1b에 도시된 바와 같이, 텅스텐의 플러그 리세스가 심한 경우, 알루미늄의 금속막(8) 증착 후에 보이드(void)(9)가 발생할 수도 있다는 문제가 있었다.In addition, as shown in Fig. 1B, when the tungsten plug recess is severe, there is a problem that voids 9 may occur after deposition of the metal film 8 of aluminum.
본 발명은 상술한 종래 기술의 문제를 해결하기 위해 안출한 것으로, 텅스텐을 증착한 다음, 비아 홀 위치에 리버스 비아 패턴(reverse via pattern)을 2차에 걸쳐 형성함으로써, 과도식각 이후에도 비아 영역 및 그 상부에만 질화막이 잔류케 하여 텅스텐 플러그 리세스 발생을 방지하도록 한 반도체 소자의 금속 배선층 형성 방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above-described problems of the prior art, by depositing tungsten, and then forming a reverse via pattern at the via hole in two steps, the via region and the same after transient etching. SUMMARY OF THE INVENTION An object of the present invention is to provide a method for forming a metal wiring layer of a semiconductor device in which a nitride film remains only on an upper portion to prevent tungsten plug recesses from occurring.
이러한 목적을 달성하기 위하여 본 발명은, 콘택트나 비아 홀에 의해 금속 배선층을 전기적으로 연결하여 반도체 소자의 다층 배선을 형성하는 방법에 있어서, 하부 금속 배선층이 형성된 전체 구조상에 상부 금속 배선층과의 절연을 위해 절연막을 증착하는 단계와; 포토리소그래피 공정에 의해 금속 배선층간의 연결을 위한 콘택트나 비아 홀을 절연막에 형성하는 단계와; 콘택트나 비아 홀이 형성된전체 구조상에 베리어 메탈과 금속막을 순차적으로 증착하는 단계와; 금속막 상부에 콘택트나 비아 홀 패턴과 반대되는 감광막 패턴인 1차 리버스 패턴을 형성하는 단계와; 1차 리버스 패턴을 마스크로 하여 금속막의 일정 두께까지 금속막을 식각한 후, 마스크로 사용되었던 1차 리버스 패턴을 제거하는 단계와; 금속막 상부에 질화막을 증착하는 단계와; 질화막 상부에 콘택트 또는 비아 홀 패턴과 반대되는 감광막 패턴인 2차 리버스 패턴을 형성하는 단계와; 2차 리버스 패턴을 마스크로 하여 금속막을 식각 정지막으로 질화막을 식각한 후, 마스크로 사용되었던 2차 리버스 패턴을 제거하는 단계와; 금속막과 질화막을 동시 에치백하는 단계와; 금속막과 질화막을 에치백한 전체 구조상에 금속막을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선층 형성 방법을 제공한다.In order to achieve the above object, the present invention provides a method of forming a multilayer wiring of a semiconductor device by electrically connecting a metal wiring layer by a contact or via hole, the insulation of the upper metal wiring layer on the entire structure in which the lower metal wiring layer is formed Depositing an insulating film; Forming a contact or via hole in the insulating film for connection between the metallization layers by a photolithography process; Sequentially depositing a barrier metal and a metal film on the entire structure where the contact or via hole is formed; Forming a first reverse pattern on the metal layer, the first reverse pattern being a photoresist pattern opposite to the contact or via hole pattern; Etching the metal film to a predetermined thickness of the metal film using the first reverse pattern as a mask, and then removing the first reverse pattern used as the mask; Depositing a nitride film over the metal film; Forming a secondary reverse pattern on the nitride film, the second reverse pattern being a photoresist pattern opposite to the contact or via hole pattern; Etching the metal film using the secondary reverse pattern as a mask and etching the nitride film using an etch stop film, and then removing the secondary reverse pattern used as the mask; Simultaneously etching back the metal film and the nitride film; It provides a method for forming a metal wiring layer of a semiconductor device comprising the step of depositing a metal film on the entire structure of the metal film and the nitride film etched back.
도 1a 및 도 1b는 종래의 방법에 따라 형성된 반도체 소자의 금속 배선층을 개략적으로 도시한 단면도,1A and 1B are cross-sectional views schematically showing a metal wiring layer of a semiconductor device formed according to a conventional method;
도 2a 내지 도 2i는 본 발명의 바람직한 실시예에 따른 반도체 소자의 금속 배선층 형성 방법을 설명하기 위한 공정 단면도.2A to 2I are cross-sectional views illustrating a method for forming a metal wiring layer of a semiconductor device according to a preferred embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
26 : 베리어 메탈 27 : 금속막(W)26: barrier metal 27: metal film (W)
100 : 1차 리버스 패턴 28 : 질화막100: first reverse pattern 28: nitride film
200 : 2차 리버스 패턴 28' : 잔류 질화막200: 2nd reverse pattern 28 ': residual nitride film
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.
설명에 앞서, 본 발명의 핵심 기술 요지는, 반도체 금속 배선 공정에서, 비아 패턴과 반대 패턴이 형성된 리버스 마스크를 통해 감광막 패턴을 형성함으로써, 과도식각이 충분히 실시되더라도 비아 홀 부위에 증착되어 있는 잔류 질화막으로 인해 텅스텐 플러그 리세스 발생을 방지한다는 것으로, 이러한 기술 사상으로부터 본 발명에서 목적으로 하는 바를 용이하게 달성할 수 있을 것이다.Prior to the description, the key technical gist of the present invention is to form a photoresist pattern through a reverse mask in which a pattern opposite to the via pattern is formed in the semiconductor metal wiring process, so that the residual nitride film deposited in the via hole even if excessive etching is sufficiently performed. By preventing the tungsten plug recess is generated, it is possible to easily achieve the object of the present invention from this technical idea.
도 2a 내지 도 2i는 본 발명의 바람직한 실시예에 따라 비아에 의해 전기적으로 접속되는 금속 배선층을 형성하는 방법을 공정 순서에 따라 도시한 실리콘 웨이퍼의 단면도이다.2A to 2I are cross-sectional views of a silicon wafer, in order of process, illustrating a method of forming a metallization layer electrically connected by vias in accordance with a preferred embodiment of the present invention.
먼저, 도 2a에 도시한 바와 같이, 실리콘 웨이퍼 등의 하부 도전막(21) 위에 절연막인 산화막(22)을 형성하고, 후속 공정에서 형성될 금속막(24)과 산화막(22) 사이에 합금화 방지를 위한 베리어 메탈(23)을 증착한 후, 금속막(24)을 증착한다.First, as shown in FIG. 2A, an oxide film 22 serving as an insulating film is formed on a lower conductive film 21 such as a silicon wafer, and alloying is prevented between the metal film 24 and the oxide film 22 to be formed in a subsequent step. After depositing the barrier metal 23 for, the metal film 24 is deposited.
그 다음, 금속 배선층을 제외한 베리어 메탈(23)과 금속막(24)을 감광막 패턴을 마스크로 한 플라즈마 식각에 의해 산화막(22)을 정지 식각막으로 하여 제거한 후, 남은 감광막 패턴을 제거한다. 그리고, 하부 금속 배선층(23, 24)이 형성된 전체 구조상에 상부 금속 배선층과의 절연을 위하여 절연막(25)을 증착하고, 이 절연막(25) 위에 감광막을 도포하고, 비아 패턴이 형성된 마스크를 통하여 감광막을 노광 현상하여 비아 홀을 위한 감광막 패턴을 형성한다.Next, the barrier metal 23 and the metal film 24 except for the metal wiring layer are removed by the plasma etching using the photoresist pattern as a mask to remove the oxide film 22 as a stop etching film, and then the remaining photoresist pattern is removed. Then, an insulating film 25 is deposited on the entire structure on which the lower metal wiring layers 23 and 24 are formed to insulate the upper metal wiring layer, a photosensitive film is applied on the insulating film 25, and a photosensitive film is formed through a mask on which a via pattern is formed. The photosensitive film pattern for the via hole is formed by exposing to light.
이후, 감광막 패턴을 마스크로 절연막(25)을 식각하여 비아 홀을 형성하고, 감광막 패턴을 제거한다. 그리고, 비아 홀이 형성된 전체 구조상에 티타늄나이트라이드나 티타늄/티타늄나이트라이드로 된 베리어 메탈(26)과 텅스텐(W)으로 된 금속막(27)을 순차적으로 증착한다.Thereafter, the insulating layer 25 is etched using the photoresist pattern as a mask to form via holes, and the photoresist pattern is removed. The barrier metal 26 made of titanium nitride or titanium / titanium nitride and the metal film 27 made of tungsten (W) are sequentially deposited on the entire structure in which the via hole is formed.
그런 다음, 도 2b에 도시한 바와 같이, 증착된 금속막(27) 상에 감광막(100)을 도포하고, 비아 패턴과 반대 패턴이 형성된 리버스 마스크를 통해 1차 감광막 패턴, 즉, 1차 리버스 패턴(100)을 형성한다.Then, as illustrated in FIG. 2B, the photosensitive film 100 is coated on the deposited metal film 27, and the first photosensitive film pattern, that is, the first reverse pattern is formed through a reverse mask in which a pattern opposite to the via pattern is formed. Form 100.
그리고, 도 2c에서는, 이러한 1차 리버스 패턴(100)을 마스크로 하여 금속막(27)을 식각한다. 이때, 이러한 금속막(27)의 식각은, 금속막(27)이 일정량 남도록 금속막(27)의 일정 두께까지 식각하는 것을 특징으로 하며, 이러한 식각 두께 조절은 식각 시간을 조절하여 구현될 수 있음을 당업자라면 용이하게 알 수 있을 것이다.In FIG. 2C, the metal film 27 is etched using the primary reverse pattern 100 as a mask. In this case, the etching of the metal film 27 is characterized in that the metal film 27 is etched to a predetermined thickness so that a predetermined amount remains, and such an etching thickness control may be implemented by adjusting the etching time. Those skilled in the art will readily know.
한편, 도 2d 및 도 2e에서는, 마스크로 사용되었던 1차 리버스 패턴(100)을 제거한 다음, 그 상부에 질화막(28)을 증착한다.Meanwhile, in FIGS. 2D and 2E, the first reverse pattern 100 used as a mask is removed, and a nitride film 28 is deposited thereon.
그리고, 도 2f에서는, 이러한 질화막(28) 상부에 감광막(200)을 도포하고, 콘택트 또는 비아 홀 패턴과 반대 패턴이 형성된 리버스 마스크를 통해 2차 감광막 패턴, 즉, 2차 리버스 패턴(200)을 형성한다.In FIG. 2F, the photosensitive film 200 is coated on the nitride film 28, and the secondary photosensitive film pattern, that is, the secondary reverse pattern 200 is formed through a reverse mask in which a pattern opposite to the contact or via hole pattern is formed. Form.
이후, 도 2g에서는, 이러한 2차 리버스 패턴(200)을 마스크로 하여 금속막(27)을 식각 정지막으로 질화막(28)을 식각한다. 즉, 하부 금속막(27)이 드러날 때까지 질화막(28)에 대해 에치백을 실시한다.In FIG. 2G, the nitride film 28 is etched using the second reverse pattern 200 as a mask and the metal film 27 as an etch stop film. In other words, the nitride film 28 is etched back until the lower metal film 27 is exposed.
도 2h에서는, 도 2g에서 마스크로 사용되었던 2차 리버스 패턴(200)을 제거한다. 이때, 패턴 제거 후에는, 도시한 바와 같이, 비아 영역 및 그 상부에 잔류 질화막(28')이 형성되는데, 이러한 잔류 질화막(28')은 이후 패턴 미스얼라인(misalign)시 식각 마진을 확보하는 역할을 수행한다. 즉, 과도식각이 충분히 실시되어도 비아 홀 부분에 증착되어 있는 잔류 질화막(28')에 의해 텅스텐 플러그 리세스가 발생되지 않는다. 또한, 베리어 메탈(26) 상에는 과도식각이 많이 실시되어도 베리어 메탈(26)과 텅스텐 금속막(27)간의 식각 선택비가 매우 높으므로 베리어 메탈(26)의 손실은 거의 발생되지 않는다.In FIG. 2H, the secondary reverse pattern 200 that was used as a mask in FIG. 2G is removed. At this time, after the pattern is removed, a residual nitride film 28 'is formed in the via region and the upper portion thereof, as shown in FIG. 2, which retains an etching margin when the pattern is misaligned. Play a role. That is, even if the excessive etching is sufficiently performed, the tungsten plug recess is not generated by the residual nitride film 28 'deposited in the via hole portion. In addition, even if a lot of excessive etching is performed on the barrier metal 26, since the etching selectivity between the barrier metal 26 and the tungsten metal film 27 is very high, the loss of the barrier metal 26 is hardly generated.
끝으로, 도 2i에서는, 이러한 질화막(28, 28')과 금속막(27)을 동시에 에치백 한다. 통상, 질화막과 텅스텐은, 예를 들어, SF6등의 식각 가스를 사용하는데, 상호 식각율이 비슷하여 이러한 질화막과 텅스텐을 동시에 식각하여도 무방할 것이다. 또한, 비아 홀 부위에는 리세스가 되지 않을 정도로만 과도식각 시간을 조절하면 될 것이다.Finally, in Fig. 2I, the nitride films 28 and 28 'and the metal film 27 are etched back at the same time. In general, the nitride film and tungsten use an etching gas such as SF 6 , but the etching rate of the nitride film and tungsten may be similar, so that the nitride film and tungsten may be simultaneously etched. In addition, the over-etching time may be adjusted only to prevent the recess in the via hole.
이후, 이렇게 질화막(28)과 금속막(27)을 에치백한 전체 구조상에 금속막, 예컨대, Al막을 증착한다. 이러한 공정은 종래의 것과 동일한 바, 구체적인 설명은 생략하기로 한다.Thereafter, a metal film, for example, an Al film, is deposited on the entire structure in which the nitride film 28 and the metal film 27 are etched back. Since this process is the same as the conventional one, a detailed description thereof will be omitted.
따라서, 본 발명은 텅스텐 플러그 리세스 발생을 사전 방지함으로써 후속 공정인 금속막 증착시 그 상태를 완벽하게 유지할 수 있다. 이로 인해, 저항 증가로 인한 소자의 불량 발생 빈도를 줄이고 전체 수율을 높이는 효과가 있다.Therefore, the present invention can prevent the occurrence of tungsten plug recesses in advance, so that the state can be perfectly maintained during the subsequent deposition of the metal film. This reduces the frequency of failure of the device due to increased resistance and increases the overall yield.
이상, 본 발명을 실시예에 근거하여 구체적으로 설명하였지만, 본 발명은 이러한 실시예에 한정되는 것이 아니라, 후술하는 특허청구범위내에서 여러 가지 변형이 가능한 것은 물론이다.As mentioned above, although this invention was demonstrated concretely based on the Example, this invention is not limited to such an Example, Of course, various deformation | transformation are possible for it within the following Claim.
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| KR1020020054203A KR100607753B1 (en) | 2002-09-09 | 2002-09-09 | Method for forming a metal layer of semiconductor device |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100463137C (en) * | 2005-12-02 | 2009-02-18 | 旺宏电子股份有限公司 | Surface structure used for embolism surface |
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2002
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