KR20040022489A

KR20040022489A - Method for manufacturing flash device in semiconductor

Info

Publication number: KR20040022489A
Application number: KR1020020054016A
Authority: KR
Inventors: 서영훈
Original assignee: 아남반도체 주식회사
Priority date: 2002-09-07
Filing date: 2002-09-07
Publication date: 2004-03-16

Abstract

PURPOSE: A method for fabricating a flash device in semiconductor is provided to drive various kinds of programs at a low voltage by increasing contact area between a floating gate and a control gate. CONSTITUTION: A flash tunnel oxide layer(30) for isolation is formed on a silicon substrate(10). Polysilicon to be used as a floating gate(40) is formed on the flash tunnel oxide layer. A buffer oxide layer is deposited on the floating gate. A pattern-etch process is performed to strip photoresist. Polysilicon is deposited on the pattern-etched pattern. A chemical mechanical polishing(CMP) process is performed to remove the polysilicon on a planar nitride layer so that an uneven floating gate is formed. An ONO layer(80) is deposited on the floating gate, and polysilicon to be used as a control gate(90) is deposited. A source/drain implant process is performed to form a source/drain(20). The control gate is patterned and etched to form a stacked flash cell.

Description

TECHNICAL FOR MANUFACTURING FLASH DEVICE IN SEMICONDUCTOR

본 발명은 반도체의 플래쉬 소자 제조방법에 관한 것으로, 특히 비휘발성 플래쉬 메모리 셀 소자 제조에 있어서, 플로팅 게이트(Floating gate)와 컨트롤 게이트(control gate) 간의 커패시티브 커플링 비율(capacitive coupling ratio)을 증가시켜 플래쉬 셀의 프로그램 효율을 증가시킬 수 있도록 하는 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a flash device of a semiconductor, and more particularly, to a capacitive coupling ratio between a floating gate and a control gate in a nonvolatile flash memory cell device manufacturing. The present invention relates to a manufacturing method for increasing the program efficiency of a flash cell.

통상적으로, 비휘발성 플래쉬 메모리 셀 소자 제조에서의 대표적인 셀 구조는 단순 적층 구조의 이톡스(etox) 셀과 1셀당 2트랜지스터 구조의 채널분리(split gate)형 셀(cell)로 구분된다.Typically, typical cell structures in nonvolatile flash memory cell device fabrication are divided into etox cells having simple stacked structures and split gate type cells having two transistor structures per cell.

이러한, 셀 구조는 모두 플로팅 게이트(floating gate)에 프로그램을 구동하기 위해 플로팅 게이트와 컨트롤 게이트간의 커패시턴스를 증가시켜 사용하는 것이다.All of these cell structures are used to increase the capacitance between the floating gate and the control gate to drive a program to the floating gate.

도 1을 참조하면, 종래 플래쉬 셀중 단순 적층 구조의 이톡스 셀 단면 구조를 도시한 도면으로, 실리콘 기판(Si-substrate)(1) 상에 소스/드레인(Source/Drain : S/D) 임플란트(implant)를 실시하여 S/D 에리어(area)(2)를 형성한다.Referring to FIG. 1, a cross-sectional view of an ITOX cell cross-sectional structure of a simple stacked structure of a conventional flash cell is provided. A source / drain (S / D) implant (on a silicon substrate (Si-substrate) 1) implant) to form an S / D area (2).

S/D 에리어(2)가 형성된 상태에서, 그 위에 플래쉬 터널 산화막(flash tunnel oxide)(3)을 증착하며, 플래쉬 터널 산화막(3)상에 플로팅 게이트(floating gate)(4)를 형성한다.With the S / D area 2 formed, a flash tunnel oxide 3 is deposited thereon, and a floating gate 4 is formed on the flash tunnel oxide 3.

플로팅 게이트(4)를 형성한 상태에서 ONO 계층(layer)(5)을 증착하고, 그 위에 컨트롤 게이트(6)를 형성한다.The ONO layer 5 is deposited in a state where the floating gate 4 is formed, and the control gate 6 is formed thereon.

이와 같이, S/D 에리어(2)와 플로팅 게이트(4) 사이에 유도되는 커패시턴스 밸유(capacitance value)(Cd)와, 플로팅 게이트(4)와 컨트롤 게이트(6) 사이에 유도되는 커패시턴스 밸유(capacitance value)(Cfc)를 이용하여 커패시티브 커플링 비율(capacitive coupling ratio)을 구한다.In this way, a capacitance value Cd induced between the S / D area 2 and the floating gate 4, and a capacitance value induced between the floating gate 4 and the control gate 6 are described. The capacitive coupling ratio is obtained using value) (Cfc).

즉, 비율 공식(F) = Cd(Drain Capacitance) / Cfc(Floating/Control Gate Capacitance)로서, 각각의 밸유 접촉 면적이 작아질 경우, 커패시티브 커플링 비율(capacitive coupling ratio)이 감소하게 되어 낮은 전압에서 프로그램이 구동되지 않게 되는 문제점이 있다.That is, ratio formula (F) = Cd (Drain Capacitance) / Cfc (Floating / Control Gate Capacitance), and when each valuation contact area becomes small, the capacitive coupling ratio decreases and is therefore low. There is a problem that the program is not driven at the voltage.

따라서, 본 발명은 상술한 문제점을 해결하기 위하여 안출한 것으로, 그 목적은 플로팅 게이트(Floating gate)와 컨트롤 게이트(control gate) 간의 접촉 면적을 증가시켜 커패시티브 커플링 비율(capacitive coupling ratio)을 증가시켜 낮은 전압에도 각종 프로그램을 구동시킬 수 있도록 하는 반도체의 플래쉬 소자 제조방법을 제공함에 있다.Accordingly, the present invention has been made to solve the above-described problem, and its object is to increase the contact area between the floating gate and the control gate to increase the capacitive coupling ratio. The present invention provides a method of manufacturing a flash device for a semiconductor device capable of driving various programs at low voltages.

이러한 목적을 달성하기 위한 본 발명에서 반도체의 플래쉬 소자 제조방법은 실리콘 기판(Si-Substrate) 상에 아이솔레이션(isolation)을 위한 플래쉬 터널 산화막(flash tunnel oxide)을 형성하며, 그 위에 플로팅 게이트(floating gate)로 사용할 폴리 실리콘(poly silicon)을 증착하는 단계; 플로팅 게이트 상에 버퍼 산화막(buffer oxide)을 증착하고, 패턴 식각(pattern etch)을 실시하여 포트 레지스트(Photo Resist : PR)를 스트립(strip)하는 단계; 패턴 식각(patten etch)을 실시한 패턴 상에 폴리 실리콘을 증착시키고, CMP를 실시하여 평면 질화막 상에 존재하는 폴리 실리콘(poly silicon)을 제거하여 요철이 있는 플로팅 게이트(floating gate)를 형성하는 단계; 형성된 플로팅 게이트(floating gate) 상에 ONO 계층을 증착하고 컨트롤 게이트(control gate)로 사용할 폴리 실리콘을 증착하는 단계; 폴리 실리콘을 증착한 상태에서, 소스/드레인(Source/Drain : S/D) 임플란트(implant)를 실시하여 S/D를 형성하고, 컨트롤 게이트(control gate)를 패터닝(patterning) 및 식각(etch)하여 적층형 플래쉬 셀(flash cell)을 형성하는 단계를 포함하는 것을 특징으로 한다.In the present invention, a method of manufacturing a flash device of a semiconductor in order to achieve the above object forms a flash tunnel oxide for isolation on a silicon substrate (Si-Substrate), and a floating gate thereon. Depositing poly silicon to be used); Depositing a buffer oxide layer on the floating gate and performing a pattern etch to strip a photo resist (PR); Depositing polysilicon on the pattern etched pattern and performing CMP to remove polysilicon on the planar nitride film to form a floating gate with irregularities; Depositing an ONO layer on the formed floating gate and depositing polysilicon for use as a control gate; In the state of depositing polysilicon, source / drain (S / D) implants are performed to form S / D, and the control gate is patterned and etched. To form a stacked flash cell (flash cell) is characterized in that it comprises.

또한, 상술한 목적을 달성하기 위한 본 발명의 다른 실시 예에 따른 반도체의 플래쉬 소자 제조방법은 실리콘 기판(Si-Substrate) 상에 아이솔레이션(isolation)을 위한 플래쉬 터널 산화막(flash tunnel oxide)을 형성하며, 그 위에 플로팅 게이트(floating gate)로 사용할 폴리 실리콘(poly silicon)을 증착하는 단계; 플로팅 게이트 상에 버퍼 산화막(buffer oxide)을 증착하고, 패턴 식각(pattern etch)을 실시하여 PR을 스트립(strip)하는 단계; PR을 스트립한 상태에서, 패턴 식각(pattern etch)하여 S/D 임플란트(implant)를 실시하여 S/D를 형성하는 단계; 패턴 식각을 실시한 패턴 상에 폴리 실리콘을 증착시키고, CMP를 실시하여 평면 질화막 상에 존재하는 폴리 실리콘(poly silicon)을 제거하여 요철이 있는 플로팅 게이트(floating gate)를 형성하는 단계; 형성된 플로팅 게이트(floating gate) 상에 ONO 계층을 증착하고 컨트롤 게이트(control gate)로 사용할 폴리 실리콘을 증착하는 단계를 포함하는 것을 특징으로 한다.In addition, the flash device manufacturing method of the semiconductor device according to another embodiment of the present invention for achieving the above object is to form a flash tunnel oxide (isolation flash flash oxide) on a silicon substrate (Si-Substrate) Depositing polysilicon thereon for use as a floating gate; Depositing a buffer oxide on a floating gate and performing a pattern etch to strip the PR; Performing a S / D implant by pattern etching to form an S / D in the PR stripped state; Depositing polysilicon on the pattern-etched pattern, and performing CMP to remove polysilicon on the planar nitride film to form a floating gate with irregularities; Depositing an ONO layer on the formed floating gate and depositing polysilicon for use as a control gate.

도 1은 종래 플래쉬 셀중 단순 적층 구조의 이톡스 셀 단면 구조를 도시한 도면이며,1 is a view showing a cross-sectional structure of the ITOX cell of a simple stacked structure of a conventional flash cell,

도 2는 본 발명에 따른 반도체의 플래쉬 소자 제조방법에 대하여 도시한 도면이며,2 is a view showing a method for manufacturing a flash device of a semiconductor according to the present invention,

도 3은 본 발명의 다른 실시 예에 따른 반도체의 플래쉬 소자 제조방법에 대하여 도시한 도면이다.3 is a diagram illustrating a method of manufacturing a flash device of a semiconductor according to another embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

10 : 실리콘 기판 20 : S/D10: silicon substrate 20: S / D

30 : 플래쉬 터널 산화막 40 : 플로팅 게이트30 flash tunnel oxide film 40 floating gate

50 : 버퍼 산화막 60 : 포트 레지스트50: buffer oxide film 60: port resist

70 : 폴리 실리콘 80 : ONO 계층70: polysilicon 80: ONO layer

90 : 컨트롤 게이트90: control gate

이하, 첨부된 도면을 참조하여 본 발명의 구성 및 동작에 대하여 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the configuration and operation of the present invention.

도 2a 내지 도 2c는 본 발명에 따른 반도체의 플래쉬 소자 제조방법을 도시한 도면에 대하여 설명한다.2A to 2C are views illustrating a method of manufacturing a flash device of a semiconductor according to the present invention.

즉, 도 2a를 참조하면, 실리콘 기판(Si-Substrate)(10) 상에 아이솔레이션(isolation)을 위한 플래쉬 터널 산화막(flash tunnel oxide)(30)을 형성하며, 그 위에 플로팅 게이트(floating gate)(40)로 사용할 폴리 실리콘(poly silicon)을 증착한다.That is, referring to FIG. 2A, a flash tunnel oxide 30 for isolation may be formed on a silicon substrate 10, and a floating gate may be formed thereon. 40) to deposit poly silicon (poly silicon) to be used.

이후, 플로팅 게이트(40) 상에 버퍼 산화막(buffer oxide) 또는 질화막(50)을 증착하고, 패턴 식각(pattern etch)을 실시하여 포트 레지스트(Photo Resist : PR)(60)를 스트립(strip)한다.Subsequently, a buffer oxide film or a nitride film 50 is deposited on the floating gate 40, and a pattern etch is performed to strip the photo resist 60. .

다음으로, 도 2b에 도시된 바와 같이, 패턴 식각(patten etch)을 실시한 패턴 상에 폴리 실리콘(70)을 증착시키고, CMP를 실시하여 평면 질화막 상에 존재하는 폴리 실리콘(poly silicon)을 제거한다. 이후, 질화막을 제거하여 요철이 있는 플로팅 게이트(floating gate)를 형성한다. 여기서, 요철이 있는 플로팅 게이트(floating gate) 형성은 플로팅 게이트와 컨트롤 게이트와의 접촉 면적을 증대시키는 효과를 발생시킨다.Next, as shown in FIG. 2B, polysilicon 70 is deposited on the pattern etched pattern, and CMP is performed to remove polysilicon present on the planar nitride film. . Thereafter, the nitride film is removed to form a floating gate having irregularities. Here, the formation of the floating gate having irregularities causes the effect of increasing the contact area between the floating gate and the control gate.

이후, 형성된 플로팅 게이트(floating gate) 상에 ONO 계층(80)을 증착하고 컨트롤 게이트(control gate)(90)로 사용할 폴리 실리콘을 증착한다.Thereafter, the ONO layer 80 is deposited on the formed floating gate and polysilicon is deposited to be used as the control gate 90.

다음으로, 도 2c를 참조하면, 소스/드레인(Source/Drain : S/D) 임플란트(implant)를 실시하여 S/D(20)를 형성하고, 컨트롤 게이트(control gate)(90)를 패터닝(patterning)하고, 이어서 식각(etch)하여 적층형 플래쉬 셀(flash cell)을 형성한다.Next, referring to FIG. 2C, a source / drain (S / D) implant is performed to form the S / D 20, and the control gate 90 is patterned. patterning) and then etch to form stacked flash cells.

한편, 도 3a 내지 도 3c를 참조하면, 본 발명의 다른 실시 예에 따른 반도체의 플래쉬 소자 제조방법을 도시한 도면에 대하여 설명한다.Meanwhile, referring to FIGS. 3A to 3C, a diagram illustrating a method of manufacturing a flash device according to another embodiment of the present invention will be described.

즉, 도 3a를 참조하면, 실리콘 기판(Si-Substrate)(10) 상에 아이솔레이션(isolation)을 위한 플래쉬 터널 산화막(flash tunnel oxide)(30)을 형성하며, 그 위에 플로팅 게이트(floating gate)(40)로 사용할 폴리 실리콘(poly silicon)을 증착한다.That is, referring to FIG. 3A, a flash tunnel oxide 30 for isolation may be formed on a silicon substrate 10, and a floating gate may be formed thereon. 40) to deposit poly silicon (poly silicon) to be used.

다음으로, 도 3b에 도시된 바와 같이, PR(60)을 스트립한 상태에서, 패턴 식각(pattern etch)하여 소스/드레인(Source/Drain : S/D) 임플란트(implant)를 실시하여 S/D(20)를 형성하며, 패턴 식각을 실시한 패턴 상에 폴리 실리콘(70)을 증착시키고, CMP를 실시하여 평면 질화막 상에 존재하는 폴리 실리콘(poly silicon)을 제거한다. 이후, 질화막을 제거하여 요철이 있는 플로팅 게이트(floating gate)를 형성한다. 여기서, 요철이 있는 플로팅 게이트(floating gate) 형성은 플로팅 게이트와 컨트롤 게이트와의 접촉 면적을 증대시키는 효과를 발생시킨다.Next, as shown in FIG. 3B, in a state in which the PR 60 is stripped, pattern etching is performed to perform source / drain (S / D) implantation to perform S / D implantation. 20, polysilicon 70 is deposited on the pattern-etched pattern, and CMP is performed to remove polysilicon present on the planar nitride film. Thereafter, the nitride film is removed to form a floating gate having irregularities. Here, the formation of the floating gate having irregularities causes the effect of increasing the contact area between the floating gate and the control gate.

이후, 도 3c에 도시된 바와 같이, 형성된 플로팅 게이트(floating gate) 상에 ONO 계층(80)을 증착하고 컨트롤 게이트(control gate)(90)로 사용할 폴리 실리콘을 증착한다. 여기서, 컨트롤 게이트(control gate)(90)는 S/D(20)와 직교하는 방향으로 형성하는 셀 구조로 이루어지며, 셀 정션(cell junction)을 컨트롤 게이트 형성 이전에 구성해야한다.Thereafter, as shown in FIG. 3C, an ONO layer 80 is deposited on the formed floating gate and polysilicon is deposited to be used as a control gate 90. Herein, the control gate 90 has a cell structure formed in a direction orthogonal to the S / D 20, and a cell junction must be formed before the control gate is formed.

상기와 같이 설명한 본 발명은 플로팅 게이트(Floating gate)와 컨트롤 게이트(control gate) 간의 접촉 면적을 증가시켜 커패시티브 커플링 비율(capacitive coupling ratio)을 증가시킴으로써, 낮은 전압에도 각종 프로그램을 구동시킬 수 있는 효과가 있다.As described above, the present invention can increase the capacitive coupling ratio by increasing the contact area between the floating gate and the control gate, thereby driving various programs at low voltages. It has an effect.

Claims

In the method of manufacturing a flash memory cell element of a semiconductor,

Forming a flash tunnel oxide for isolation on a silicon substrate (Si-Substrate), and depositing polysilicon on the silicon substrate to be used as a floating gate;

Depositing a buffer oxide on the floating gate and performing a pattern etch to strip a photo resist (PR);

Depositing polysilicon on the pattern etched pattern, and performing CMP to remove polysilicon on a planar nitride film to form a floating gate with irregularities ;

Depositing an ONO layer on the formed floating gate and depositing polysilicon for use as a control gate;

In the state of depositing the polysilicon, a source / drain (S / D) implant is performed to form an S / D, and the control gate is patterned and etched. The method of manufacturing a flash device of a semiconductor comprising: forming a stacked flash cell.

The method of claim 1,

The uneven floating gate is formed to increase the contact area between the floating gate and the control gate to drive a variety of programs even at a low voltage.

In the method of manufacturing a flash element of a semiconductor,

Forming the S / D by performing a pattern etch and performing a source / drain (S / D) implant in the PR stripped state;

Depositing polysilicon on the pattern-etched pattern and performing CMP to remove polysilicon on the planar nitride film to form a floating gate with irregularities;

Depositing an ONO layer on the formed floating gate and depositing polysilicon for use as a control gate.

The method of claim 3, wherein

The control gate (control gate) is formed of a cell structure formed in a direction orthogonal to the S / D, and a cell junction (cell junction), characterized in that before the formation of the control gate semiconductor flash device manufacturing method.