KR100652349B1 - Method for manufacturing self-align sonos memory cell - Google Patents

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Abstract

A method for fabricating a self-aligned SONOS(substrate-oxide-nitride-oxide-silicon) memory cell is provided to improve a program/erase characteristic of a cell by uniformly controlling the length of a charge storage node of an ONO layer of a SONOS memory cell. A bottom oxide layer(210), a silicon nitride layer and a top oxide layer are sequentially deposited on a semiconductor substrate(100). An etch mask is formed on the top oxide layer. Conductive spacers(410) are formed on the sidewall of the etch mask, confronting each other. The top oxide layer and the silicon nitride layer that are exposed by the spacer and the etch mask are selectively etched to expose their underlying bottom oxide layer. A gate layer is formed on the exposed bottom oxide layer. The gate layer is patterned to form a gate pattern(400) including the patterned part of the spacer and the gate layer. The etch mask is eliminated. By using the gate pattern as a mask, the top oxide layer, the silicon nitride layer and the bottom oxide layer that are exposed are selectively etched to form two charge storage nodes of a uniform length that are made of the residual portions of the top oxide layer, the silicon nitride layer and the bottom oxide layer. A source/drain region is formed at both sides of the gate pattern. The etch mask includes a silicon nitride layer having etch selectivity with respect to the gate layer and the top oxide layer.

Description

자기 정렬 소노스 메모리 셀 제조 방법{Method for manufacturing self-align SONOS memory cell}Method for manufacturing self-aligned SONOS memory cell

도 1 내지 도 7은 종래의 소노스 메모리 셀(SONOS memory cell)을 제조하는 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다. 1 to 7 are cross-sectional views schematically illustrating a method of manufacturing a conventional Sonos memory cell.

도 8 내지 도 15는 본 발명의 실시예에 따른 소노스 메모리 셀(SONOS memory cell)을 제조하는 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다. 8 to 15 are cross-sectional views schematically illustrating a method of manufacturing a SONOS memory cell according to an embodiment of the present invention.

본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는, 자기 정렬 소노스 메모리 셀(self-align SONOS memory cell) 제조 방법에 관한 것이다. The present invention relates to a semiconductor device, and more particularly, to a method of manufacturing a self-aligned SONOS memory cell.

현재 비휘발성 메모리(non-volatile memory) 소자로 SONOS 소자가 중요하게 인식되고 있다. 특히, 하나의 컨트롤 게이트(control gate) 아래의 각각 상호 간에 분리된 전하 저장 노드들을 ONO(Oxide-Nitride-Oxide) 적층 구조로 구현한 듀얼 비트(dual bit) SONOS 메모리 소자는 하나의 셀에 다수의 데이터(data)를 저장할 수 있는 소자로 주목되고 있다. Currently, SONOS devices are recognized as non-volatile memory devices. In particular, a dual bit SONOS memory device in which ONO (Oxide-Nitride-Oxide) stacked structures of charge storage nodes separated from each other under one control gate are implemented in a cell It is attracting attention as a device capable of storing data.

도 1 내지 도 7은 종래의 소노스 메모리 셀(SONOS memory cell)을 제조하는 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다. 1 to 7 are cross-sectional views schematically illustrating a method of manufacturing a conventional Sonos memory cell.

도 1을 참조하면, 실리콘 기판(10) 상에 바닥 산화물층(21), 실리콘 질화물층(23) 및 상측 산화물층(25), 즉, ONO층(20)을 순차적으로 증착한다. Referring to FIG. 1, the bottom oxide layer 21, the silicon nitride layer 23, and the upper oxide layer 25, that is, the ONO layer 20 are sequentially deposited on the silicon substrate 10.

도 2를 참조하면, ONO층(20)을 분리하기 위한 포토레지스트 패턴(30)을 형성한다. Referring to FIG. 2, a photoresist pattern 30 for separating the ONO layer 20 is formed.

도 3을 참조하면, 포토레지스트 패턴(30)에 노출된 ONO층(20) 부분을 선택적으로 제거하여 양쪽으로 분리된 ONO층 제1패턴(27)들을 형성한다. Referring to FIG. 3, portions of the ONO layer 20 exposed to the photoresist pattern 30 may be selectively removed to form ONO layer first patterns 27 separated on both sides.

도 4를 참조하면, 포토레지스트 패턴(30)을 제거한 후, ONO층 제1패턴(27)들 사이의 노출된 반도체 기판(10) 상에 게이트 유전층(40)을 산화물층으로 형성한다. Referring to FIG. 4, after removing the photoresist pattern 30, the gate dielectric layer 40 is formed as an oxide layer on the exposed semiconductor substrate 10 between the ONO layer first patterns 27.

도 5를 참조하면, 게이트층(50)을 바람직하게 도전성 폴리 실리콘층으로 형성한다. Referring to FIG. 5, the gate layer 50 is preferably formed of a conductive polysilicon layer.

도 6을 참조하면, 게이트층(50)을 패터닝하여 게이트 패턴(51)을 형성한다. 이후에, 게이트 패턴(51)을 마스크로 이용하여 노출된 ONO층 제1패턴(27) 부분을 선택적으로 식각 제거한다. 이에 따라, 게이트 패턴(51)에 정렬되는 두 ONO층 제2패턴(29)들이 형성된다. Referring to FIG. 6, the gate layer 50 is patterned to form the gate pattern 51. Thereafter, the exposed portion of the ONO layer first pattern 27 is selectively etched away using the gate pattern 51 as a mask. Accordingly, two ONO layer second patterns 29 aligned with the gate pattern 51 are formed.

도 7을 참조하면, 게이트 패턴(51) 양쪽의 반도체 기판(10) 부분에 소스/드레인 영역(60)을 도펀트(dapant)의 이온 주입으로 형성한다. 그런데, 이와 같이 형성되는 두 ONO층 제2패턴(29)들의 각각의 길이(e, e')은 게이트 패턴(51)의 노광 시 중첩 마진(overlay margin)에 의존하게 된다. 따라서, 두 ONO층 제2패턴(29)의 길이는 게이트 패턴(51)의 마진에 의해서 길이가 달라질 수 있다. 즉, ONO층 제2패 턴(29)들의 길이 균일도가 나빠질 수 있다. Referring to FIG. 7, source / drain regions 60 are formed in portions of the semiconductor substrate 10 on both sides of the gate pattern 51 by ion implantation of a dopant. However, the lengths e and e 'of the two ONO layer second patterns 29 formed as described above depend on an overlay margin upon exposure of the gate pattern 51. Therefore, the length of the two ONO layer second patterns 29 may vary in length depending on the margin of the gate pattern 51. That is, the uniformity in length of the second patterns 29 of the ONO layer may be deteriorated.

이와 같이 ONO층 제2패턴(29)들의 길이 산포가 크게 발생할 경우, SONOS 셀의 프로그램/이레이즈(program/erase) 특성이 ONO층 제2패턴(29)들의 길이에 의존하여 변동될 수 있다. 따라서, 이러한 프로그램/이레이즈 특성과 신뢰성은 열악해질 수 있다. As such, when a large length distribution of the ONO layer second patterns 29 occurs, a program / erase characteristic of the SONOS cell may vary depending on the lengths of the ONO layer second patterns 29. Thus, such program / erase characteristics and reliability may be poor.

본 발명이 이루고자 하는 기술적 과제는, 소노스(SONOS) 메모리 셀의 ONO층의 전하 저장 노드(charge storage node)의 길이를 균일하게 제어할 수 있는 자기 정렬 소노스(SONOS) 메모리 셀 제조 방법을 제시하는 데 있다. SUMMARY OF THE INVENTION The present invention provides a method of manufacturing a self-aligned Sonos memory cell capable of uniformly controlling the length of a charge storage node of an ONO layer of a Sonos memory cell. There is.

상기의 기술적 과제를 위한 본 발명의 일 실시예는, 반도체 기판 상에 바닥 산화물층, 실리콘 질화물층 및 상측 산화물층을 순차적으로 증착하는 단계; 상기 상측 산화물층 상에 식각 마스크를 형성하는 단계; 상기 식각 마스크의 측벽에 마주보는 도전성 스페이서들을 형성하는 단계; 상기 스페이서 및 상기 식각 마스크에 의해 노출된 상기 상측 산화물층 부분 및 실리콘 질화물층 부분을 선택적으로 식각하여 하부의 상기 바닥 산화물층 부분을 노출시키는 단계; 상기 노출된 바닥 산화물층 상에 게이트층을 형성하는 단계; 상기 게이트층을 패터닝하여 상기 스페이서 및 상기 게이트층의 패터닝된 부분을 포함하는 게이트 패턴을 형성하는 단계; 상기 식각 마스크를 제거하는 단계; 상기 게이트 패턴을 마스크로 노출된 상기 상측 산화물층, 실리콘 질화물층 및 바닥 산화물층 부분을 선택적으로 식각 제거하여 길이 가 균일한 두 전하 저장 노드들을 상기 상측 산화물층, 실리콘 질화물층 및 바닥 산화물층의 잔류 부분으로 형성하는 단계; 및 상기 게이트 패턴에 양측에 소스/드레인 영역들을 형성하는 단계를 포함하는 자기 정렬 소노스 메모리 셀 제조 방법을 제시한다. One embodiment of the present invention for the above technical problem, the step of sequentially depositing a bottom oxide layer, a silicon nitride layer and an upper oxide layer on a semiconductor substrate; Forming an etching mask on the upper oxide layer; Forming conductive spacers facing the sidewalls of the etch mask; Selectively etching the upper oxide layer portion and the silicon nitride layer portion exposed by the spacer and the etch mask to expose a lower portion of the bottom oxide layer; Forming a gate layer on the exposed bottom oxide layer; Patterning the gate layer to form a gate pattern including the spacer and a patterned portion of the gate layer; Removing the etch mask; By selectively etching away portions of the upper oxide layer, silicon nitride layer, and bottom oxide layer exposed by the gate pattern as a mask, two charge storage nodes having uniform lengths remain in the upper oxide layer, silicon nitride layer, and bottom oxide layer. Forming into portions; And forming source / drain regions on both sides of the gate pattern.

상기 식각 마스크는 상기 게이트층 및 상기 상측 산화물층과 식각 선택비를 가지는 실리콘 질화물층을 포함하여 형성될 수 있다. The etching mask may include a silicon nitride layer having an etch selectivity with respect to the gate layer and the upper oxide layer.

상기 스페이서 및 상기 게이트층은 동일한 도전 물질로 형성될 수 있다. The spacer and the gate layer may be formed of the same conductive material.

상기 스페이서 또는 상기 게이트층은 도전성 폴리 실리콘층을 포함하여 형성될 수 있다. The spacer or the gate layer may include a conductive polysilicon layer.

상기 게이트 패턴은 상기 게이트층을 상기 식각 마스크의 상측 표면이 노출되게 화학기계적연마하여 형성될 수 있다. The gate pattern may be formed by chemical mechanical polishing the gate layer to expose an upper surface of the etching mask.

본 발명에 따르면, 소노스(SONOS) 메모리 셀의 ONO층의 전하 저장 노드(charge storage node)의 길이를 균일하게 제어할 수 있어, 셀의 프로그램 및 이레이즈 특성 및 신뢰성을 향상시킬 수 있는 자기 정렬 소노스(SONOS) 메모리 셀 제조 방법을 제시할 수 있다. According to the present invention, it is possible to uniformly control the length of the charge storage node of the ONO layer of a SONOS memory cell, so that the self-alignment can improve the program and erase characteristics and reliability of the cell. A method of manufacturing a SONOS memory cell can be presented.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 8 내지 도 15는 본 발명의 실시예에 따른 소노스 메모리 셀(SONOS memory cell)을 제조하는 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다. 8 to 15 are cross-sectional views schematically illustrating a method of manufacturing a SONOS memory cell according to an embodiment of the present invention.

도 8을 참조하면, 실리콘 반도체 기판(100) 상에 바닥 산화물층(210), 실리콘 질화물층(230) 및 상측 산화물층(250), 즉, ONO층(200)을 순차적으로 증착한다. Referring to FIG. 8, the bottom oxide layer 210, the silicon nitride layer 230, and the upper oxide layer 250, that is, the ONO layer 200 are sequentially deposited on the silicon semiconductor substrate 100.

도 9를 참조하면, ONO층(200)의 실리콘 질화물층(230) 및 상측 산화물층(250)을 분리하기 위한 식각 마스크(etch mask: 300)를 바람직하게 실리콘 질화물층을 포함하여 형성한다. Referring to FIG. 9, an etch mask 300 for separating the silicon nitride layer 230 and the upper oxide layer 250 of the ONO layer 200 is preferably formed including the silicon nitride layer.

도 10을 참조하면, 식각 마스크(300)의 측벽에 게이트 물질을 증착하고 스페이서 식각(spacer etch)하여 도전성 스페이서(410)를 형성한다. 이때, 서로 마주보게 형성되는 스페이서(410)의 폭은 스페이서층의 증착에 의해서 실질적으로 동일한 선폭으로 형성되게 된다. 이러한 스페이서(410)는 후속 게이트층과 함께 게이트 패턴을 이루게 된다. 따라서, 스페이서(410)는 게이트 패턴을 이루는 도전 물질, 예컨대, 도전성 폴리 실리콘으로 형성될 수 있다. Referring to FIG. 10, a gate material is deposited on sidewalls of the etch mask 300 and spacer etched to form conductive spacers 410. In this case, the widths of the spacers 410 formed to face each other are formed to have substantially the same line width by deposition of the spacer layer. The spacers 410 form a gate pattern together with subsequent gate layers. Therefore, the spacer 410 may be formed of a conductive material forming a gate pattern, for example, conductive polysilicon.

도 11을 참조하면, 식각 마스크(300) 및 스페이서(410) 노출된 ONO층(200) 부분을 선택적으로 식각하여 노출된 상측 산화물층(250) 부분 및 실리콘 질화물층(230) 부분을 제거하여, 하부의 바닥 산화물층(210)을 노출하며 분리된 두 상측 산화물층 제1패턴(251) 및 실리콘 질화물층 제1패턴(231)의 NO층 패턴(201)들을 형성한다. 또한, 노출된 바닥 산화물층(210) 부분은 이후에 게이트 유전층으로 사용되게 된다. Referring to FIG. 11, by etching the portions of the ONO layer 200 exposed through the etching mask 300 and the spacer 410, the portions of the exposed upper oxide layer 250 and the portions of the silicon nitride layer 230 are removed. The NO layer patterns 201 of the two upper oxide layer first patterns 251 and the silicon nitride layer first pattern 231 are formed by exposing the lower bottom oxide layer 210. In addition, the exposed bottom oxide layer 210 portion is then used as a gate dielectric layer.

도 12를 참조하면, 노출된 바닥 산화물층(210) 상에 스페이서(410)를 덮는 게이트층(450)을 형성한다. 게이트층(450)은 도전성 폴리 실리콘층을 포함하여 형성될 수 있다. Referring to FIG. 12, the gate layer 450 covering the spacer 410 is formed on the exposed bottom oxide layer 210. The gate layer 450 may include a conductive polysilicon layer.

도 13을 참조하면, 게이트층(450)을 화학기계적연마(CMP) 등으로 평탄화하여 스페이서(451) 및 평탄화된 게이트층(450)을 포함하는 게이트 패턴(400)을 형성한 다. Referring to FIG. 13, the gate layer 450 is planarized by chemical mechanical polishing (CMP) or the like to form a gate pattern 400 including a spacer 451 and the planarized gate layer 450.

도 14를 참조하면, 식각 마스크(300)를 선택적으로 제거한다. Referring to FIG. 14, the etching mask 300 is selectively removed.

도 15를 참조하면, 게이트 패턴(400)을 마스크로 이용하여 노출된 NO층 패턴(201) 부분 및 하부의 바닥 실리콘층(210) 부분을 선택적으로 식각 제거한다. 이에 따라, 게이트 패턴(400)에 정렬되는 두 ONO층 패턴(203)들이 형성되고, 게이트 패턴(400) 아래에는 바닥 실리콘층(210) 부분이 게이트 유전층으로 잔류하게 된다. Referring to FIG. 15, the exposed portion of the NO layer pattern 201 and the bottom silicon layer 210 are selectively etched away using the gate pattern 400 as a mask. Accordingly, two ONO layer patterns 203 are formed to be aligned with the gate pattern 400, and a portion of the bottom silicon layer 210 remains under the gate pattern 400 as the gate dielectric layer.

게이트 패턴(400) 양쪽의 반도체 기판(100) 부분에 소스/드레인 영역(500)을 도펀트의 이온 주입으로 형성한다. 그런데, 이와 같이 형성되는 두 ONO층 패턴(203)들의 각각의 길이는 스페이서(410)의 선폭에 의존하게 되므로, 실질적으로 대등하게 된다. 이에 따라, 균일한 길이의 ONO층 패턴(203)들로 이루어진 전하 저장 노드들을 게이트 패턴(400)양쪽 아래에 가지는 SONOS 셀 구조를 구현할 수 있다. Source / drain regions 500 are formed in portions of the semiconductor substrate 100 on both sides of the gate pattern 400 by ion implantation of dopants. However, since the lengths of the two ONO layer patterns 203 formed as described above depend on the line width of the spacer 410, they are substantially equivalent. Accordingly, a SONOS cell structure having charge storage nodes formed of ONO layer patterns 203 having a uniform length under both gate patterns 400 may be implemented.

상술한 본 발명에 따르면, 소노스(SONOS) 메모리 셀의 ONO층의 전하 저장 노드의 길이를 균일하게 제어할 수 있어, 셀의 프로그램 및 이레이즈 특성 및 신뢰성을 향상시킬 수 있다. According to the present invention described above, the length of the charge storage node of the ONO layer of the SONOS memory cell can be uniformly controlled, thereby improving the program and erase characteristics and the reliability of the cell.

이상, 본 발명을 구체적인 실시예들을 통하여 설명하였지만, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 본 발명은 여러 형태로 변형될 수 있다. Although the present invention has been described through specific embodiments, the present invention may be modified in various forms by those skilled in the art within the technical spirit of the present invention.

Claims (5)

반도체 기판 상에 바닥 산화물층, 실리콘 질화물층 및 상측 산화물층을 순차적으로 증착하는 단계;Sequentially depositing a bottom oxide layer, a silicon nitride layer, and an upper oxide layer on the semiconductor substrate; 상기 상측 산화물층 상에 식각 마스크를 형성하는 단계;Forming an etching mask on the upper oxide layer; 상기 식각 마스크의 측벽에 마주보는 도전성 스페이서들을 형성하는 단계;Forming conductive spacers facing the sidewalls of the etch mask; 상기 스페이서 및 상기 식각 마스크에 의해 노출된 상기 상측 산화물층 부분 및 실리콘 질화물층 부분을 선택적으로 식각하여 하부의 상기 바닥 산화물층 부분을 노출시키는 단계;Selectively etching the upper oxide layer portion and the silicon nitride layer portion exposed by the spacer and the etch mask to expose a lower portion of the bottom oxide layer; 상기 노출된 바닥 산화물층 상에 게이트층을 형성하는 단계;Forming a gate layer on the exposed bottom oxide layer; 상기 게이트층을 패터닝하여 상기 스페이서 및 상기 게이트층의 패터닝된 부분을 포함하는 게이트 패턴을 형성하는 단계;Patterning the gate layer to form a gate pattern including the spacer and a patterned portion of the gate layer; 상기 식각 마스크를 제거하는 단계; Removing the etch mask; 상기 게이트 패턴을 마스크로 노출된 상기 상측 산화물층, 실리콘 질화물층 및 바닥 산화물층 부분을 선택적으로 식각 제거하여 길이가 균일한 두 전하 저장 노드들을 상기 상측 산화물층, 실리콘 질화물층 및 바닥 산화물층의 잔류 부분으로 형성하는 단계; 및By selectively etching away portions of the upper oxide layer, the silicon nitride layer and the bottom oxide layer exposed with the gate pattern as a mask, two charge storage nodes having uniform lengths remain in the upper oxide layer, the silicon nitride layer and the bottom oxide layer. Forming into portions; And 상기 게이트 패턴에 양측에 소스/드레인 영역들을 형성하는 단계를 포함하는 것을 특징으로 하는 자기 정렬 소노스 메모리 셀 제조 방법.Forming source / drain regions on both sides of the gate pattern. 제1항에 있어서,The method of claim 1, 상기 식각 마스크는 상기 게이트층 및 상기 상측 산화물층과 식각 선택비를 가지는 실리콘 질화물층을 포함하여 형성되는 것을 특징으로 하는 자기 정렬 소노스 메모리 셀 제조 방법.And the etching mask comprises a silicon nitride layer having an etch selectivity with respect to the gate layer and the upper oxide layer. 제1항에 있어서,The method of claim 1, 상기 스페이서 및 상기 게이트층은 동일한 도전 물질로 형성되는 것을 특징으로 하는 자기 정렬 소노스 메모리 셀 제조 방법.And the spacer and the gate layer are formed of the same conductive material. 제1항에 있어서,The method of claim 1, 상기 스페이서 또는 상기 게이트층은 도전성 폴리 실리콘층을 포함하여 형성되는 것을 특징으로 하는 자기 정렬 소노스 메모리 셀 제조 방법. And the spacer or gate layer comprises a conductive polysilicon layer. 제1항에 있어서,The method of claim 1, 상기 게이트 패턴은 상기 게이트층을 상기 식각 마스크의 상측 표면이 노출되게 화학기계적연마하여 형성되는 것을 특징으로 하는 자기 정렬 소노스 메모리 셀 제조 방법. And the gate pattern is formed by chemical mechanical polishing the gate layer to expose an upper surface of the etch mask.
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