KR20040022077A - Method for manufacturing metal insulator metal capacitor - Google Patents

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Abstract

PURPOSE: A method for manufacturing an MIM(Metal Insulator Metal) capacitor is provided to be capable of preventing degradation of a lower metal line due to ununiform residues. CONSTITUTION: The first metal film(12), an insulating layer(14) and the second metal film(16) are sequentially stacked on an interlayer dielectric(10). The second metal film and the insulating layer are selectively etched by using a photoresist pattern for defining a capacitor region. An anti-reflective layer(18) is formed on the resultant structure after the photoresist pattern is removed. A DUV(Deep UltraViolet) pattern(20) is formed on the resultant structure to define a lower metal line region. The anti-reflective layer and the first metal film are selectively etched by using the DUV pattern as a mask.

Description

금속 절연체 금속 캐패시터 제조 방법{METHOD FOR MANUFACTURING METAL INSULATOR METAL CAPACITOR}METHOD FOR MANUFACTURING METAL INSULATOR METAL CAPACITOR

본 발명은 금속 절연체 금속(Metal Insulator Metal, 이하 MIM이라 칭함) 캐패시터(capacitor) 제조 방법에 관한 것으로, 특히, 금속 배선 위에 탑 플레이트(top plate) 형태의 MIM 구조를 형성하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a metal insulator metal (hereinafter referred to as MIM) capacitor, and more particularly, to a method of forming a MIM structure in the form of a top plate on a metal wiring.

최근에 MIM 구조는 비아 홀(via hole)에서 형성되는 형태에서 금속 탑 플레이트 형태로 이루어지고 있다. 이는 스텝 커버리지(step coverage)로 인한 리키지(leakage) 문제에 보다 유리한 공정으로 여겨지고 있기 때문이다. 특히 디바이스(device)의 집적화가 이루어지면서 DUV를 사용하는 미세 선폭 금속 공정에서도 MIM 공정이 도입되고 있다.Recently, the MIM structure has been formed in the form of a metal top plate in the form of a via hole. This is because it is considered a more advantageous process for the problem of leakage due to step coverage. In particular, with the integration of devices, the MIM process has been introduced in the fine line width metal process using DUV.

종래의 MIM 캐패시터 제조 공정은 캐패시터로 사용되고 있는 캐패시터 머티리얼(capacitor material) 등의 잔존물을 콘트롤(control)하기가 어렵다.In the conventional MIM capacitor manufacturing process, it is difficult to control residues such as a capacitor material that is used as a capacitor.

따라서, MIM 하부 전극으로 사용되는 하부 금속 배선 형성을 위해 반사 방지층(antireflective layer)을 증착(deposition)하는 경우 MIM 캐패시터와 반사 방지층의 두께(thickness)로 인하여 하부 금속 배선을 형성하기가 어렵다.Therefore, when depositing an antireflective layer to form a lower metal wiring used as the MIM lower electrode, it is difficult to form the lower metal wiring due to the thickness of the MIM capacitor and the antireflective layer.

본 발명은 상술한 결점을 해결하기 위하여 안출한 것으로, MIM 캐패시터 형성 시 불균일하게 잔존하는 캐패시터 머티리얼로 인해 발생하는 하부 금속 배선 형성의 어려움을 해결하는 MIM 캐패시터 제조 방법을 제공하는 데 그 목적이 있다.The present invention has been made to solve the above-described drawbacks, and an object of the present invention is to provide a method for manufacturing a MIM capacitor that solves the difficulty of forming a lower metal wiring caused by a capacitor material that remains unevenly when the MIM capacitor is formed.

이와 같은 목적을 달성하기 위한 본 발명은, 층간 절연막 위에 제 1 금속, 절연체, 및 제 2 금속을 차례로 적층하는 제 1 단계; 상기 제 2 금속 위의 MIM 캐패시터 영역에 포토 레지스트(Photo Resist : PR)를 형성하는 제 2 단계; 상기 포토 레지스트 영역 이외의 상기 제 2 금속과 상기 절연체를 제거하는 제 3 단계; 포토 레지스트를 제거하는 제 4 단계; 전표면에 반사 방지층을 형성하는 제 5 단계; 하부 금속 배선 영역의 표면에 DUV 패턴(pattern)을 형성하는 제 6 단계; 및 DUV 패턴 영역 이외의 반사 방지층 및 제 1 금속을 제거하는 제 7 단계를 포함하는 것을 특징으로 한다.The present invention for achieving the above object comprises a first step of sequentially stacking a first metal, an insulator, and a second metal on the interlayer insulating film; A second step of forming a photo resist (PR) in the MIM capacitor region on the second metal; A third step of removing the second metal and the insulator other than the photoresist region; A fourth step of removing the photoresist; A fifth step of forming an anti-reflection layer on the entire surface; A sixth step of forming a DUV pattern on the surface of the lower metal wiring region; And a seventh step of removing the antireflection layer and the first metal other than the DUV pattern region.

도 1a 내지 도 1d는 본 발명에 따른 금속 절연체 금속 캐패시터 제조 방법을 공정 단계별로 나타낸 단면도.1A to 1D are cross-sectional views showing a method of manufacturing a metal insulator metal capacitor according to the present invention step by step.

이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1a 내지 도 1d는 본 발명에 따른 금속 절연체 금속 캐패시터 제조 방법을 공정 단계별로 나타낸 단면도이다.1A to 1D are cross-sectional views illustrating a method of manufacturing a metal insulator metal capacitor according to the present invention.

먼저, 도 1a와 같이 층간 절연막(10) 위에 제 1 금속(12), 절연체(14), 및제 2 금속(TiN 또는 Al)(16)을 차례로 적층한다. 제 2 금속(16) 위의 MIM 캐패시터 영역에 포토 레지스트(도면 중에 도시되지 않음)를 형성한다. 건식 식각 공정을 수행하여 포토 레지스트 영역 이외의 제 2 금속(16)과 절연체(14)를 제거한다. 상기 건식 식각 시 CHF3 대 AR의 비율이 1 대 1 이상의 비율로 조합된 식각 가스를 사용한다. 포토 레지스트를 제거한다. 즉, 종래에는 MIM 캐패시터 영역 이외의 하부 전극 위에 캐피시터 머티리얼이 어느 정도의 두께로 남아 있었으나 본 발명은 제 1 금속(12)과 절연체(14)간의 선택비가 좋은 공정을 통해 캐피시터 머티리얼이 거의 잔존하지 않는다.First, as illustrated in FIG. 1A, a first metal 12, an insulator 14, and a second metal (TiN or Al) 16 are sequentially stacked on the interlayer insulating layer 10. A photoresist (not shown in the figure) is formed in the MIM capacitor region on the second metal 16. The dry etching process is performed to remove the second metal 16 and the insulator 14 other than the photoresist region. In the dry etching, an etching gas having a ratio of CHF 3 to AR in a ratio of 1 to 1 or more is used. Remove photoresist. That is, in the past, the capacitor material remained to a certain thickness on the lower electrode other than the MIM capacitor region, but the present invention hardly retains the capacitor material through a process in which the selectivity between the first metal 12 and the insulator 14 is good. .

도 1b와 같이 하부 금속 배선 형성을 위해 전표면에 반사 방지층(18)을 증착한다.As illustrated in FIG. 1B, an antireflection layer 18 is deposited on the entire surface of the bottom metal wiring.

도 1c와 같이 하부 금속 배선 영역의 표면에 DUV 패턴(20)을 형성한다.As shown in FIG. 1C, the DUV pattern 20 is formed on the surface of the lower metal wiring region.

도 1d와 같이 건식 식각 공정을 수행하여 DUV 패턴(20) 영역 이외의 반사 방지층(18) 및 제 1 금속(12)을 제거하여 MIM 캐패시터를 완성한다. DUV 패턴(20)을 제거한다. 종래에는 하부 금속 배선 위의 반사 방지층과 캐패시터 머티리얼의 두께로 인해 포토 레지스트 마진(margin)이 부족한 현상이 발생할 수 있으나 본 발명에 의한 하부 금속 배선 형성 시 잔존하는 캐패시터 머티리얼이 거의 없기 때문에, 종래의 공정 변경 없이 안정적으로 하부 금속 배선을 얻을 수 있다.As shown in FIG. 1D, a dry etching process is performed to remove the antireflection layer 18 and the first metal 12 other than the DUV pattern 20 region, thereby completing the MIM capacitor. The DUV pattern 20 is removed. Conventionally, the photoresist margin may be insufficient due to the thickness of the anti-reflection layer and the capacitor material on the lower metal interconnection. The bottom metal wiring can be obtained stably without modification.

여기서, MIM 캐패시터 영역의 제 2 금속(16)은 상부 전극으로 사용된다. MIM 캐패시터 영역의 절연체(14)는 캐패시터 머티리얼로 사용된다. 그리고 MIM 캐패시터 영역의 제 1 금속(12)은 하부 금속 배선으로 사용된다.Here, the second metal 16 of the MIM capacitor region is used as the upper electrode. The insulator 14 in the MIM capacitor region is used as the capacitor material. The first metal 12 of the MIM capacitor region is used as the lower metal wiring.

이상에서 설명한 바와 같이, 본 발명은 MIM 캐패시터 형성 시 불균일하게 잔존하는 캐패시터 머티리얼로 인해 발생하는 하부 금속 배선 형성의 어려움을 해결한다. 따라서, 다양한 두께의 캐패시터를 용이하게 구성할 수 있다.As described above, the present invention solves the difficulty of forming the lower metal wiring caused by the capacitor material remaining unevenly when forming the MIM capacitor. Therefore, capacitors of various thicknesses can be easily configured.

Claims (6)

층간 절연막 위에 제 1 금속, 절연체, 및 제 2 금속을 차례로 적층하는 제 1 단계;A first step of sequentially stacking a first metal, an insulator, and a second metal on the interlayer insulating film; 상기 제 2 금속 위의 MIM 캐패시터 영역에 포토 레지스트를 형성하는 제 2 단계;Forming a photoresist in a MIM capacitor region over said second metal; 상기 포토 레지스트 영역 이외의 상기 제 2 금속과 상기 절연체를 제거하는 제 3 단계;A third step of removing the second metal and the insulator other than the photoresist region; 포토 레지스트를 제거하는 제 4 단계;A fourth step of removing the photoresist; 전표면에 반사 방지층을 형성하는 제 5 단계;A fifth step of forming an anti-reflection layer on the entire surface; 하부 금속 배선 영역의 표면에 DUV 패턴을 형성하는 제 6 단계; 및A sixth step of forming a DUV pattern on the surface of the lower metal wiring region; And DUV 패턴 영역 이외의 반사 방지층 및 제 1 금속을 제거하는 제 7 단계를 포함하는 금속 절연체 금속 캐패시터 제조 방법.A method of manufacturing a metal insulator metal capacitor comprising a seventh step of removing the anti-reflective layer and the first metal other than the DUV pattern region. 제 1 항에 있어서, 상기 제 2 금속은 TiN인 것을 특징으로 하는 금속 절연체 금속 캐패시터 제조 방법.The method of claim 1, wherein the second metal is TiN. 제 1 항에 있어서, 상기 제 2 금속은 Al인 것을 특징으로 하는 금속 절연체 금속 캐패시터 제조 방법.The method of claim 1, wherein the second metal is Al. 제 1 항에 있어서, 상기 제 3 단계는 건식 식각 공정을 수행하여 상기 포토 레지스트 영역 이외의 상기 제 2 금속과 상기 절연체를 제거하는 것을 특징으로 하는 금속 절연체 금속 캐패시터 제조 방법.2. The method of claim 1, wherein the third step removes the second metal and the insulator other than the photoresist area by performing a dry etching process. 3. 제 4 항에 있어서, 상기 건식 식각 공정 시 CHF3 대 AR의 비율이 1 대 1 이상의 비율로 조합된 식각 가스를 사용하는 것을 특징으로 하는 금속 절연체 금속 캐패시터 제조 방법.5. The method of claim 4, wherein an etching gas having a ratio of CHF 3 to AR in a ratio of 1 to 1 or more is used in the dry etching process. 제 1 항에 있어서, 제 7 단계는 건식 식각 공정을 수행하여 DUV 패턴 영역 이외의 반사 방지층 및 제 1 금속을 제거하는 것을 특징으로 하는 금속 절연체 금속 캐패시터 제조 방법.The method of claim 1, wherein the seventh step is to perform a dry etching process to remove the anti-reflective layer and the first metal other than the DUV pattern region.
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