KR100618679B1 - Capacitor forming method - Google Patents

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Abstract

본 발명은 커패시터 형성방법에 관한 것으로, 종래 커패시터 형성방법은 증착시간이 많이 소모되는 폴리실리콘층을 2회이상 형성해야 하며 그에 따른 건식각/에싱(ashing)/세정 공정이 2회이상 진행 되기 때문에 공정스탭이 많고 복잡하며 이를 통해 단일 실린더형 커패시터의 하부전극을 형성하므로 그 용량이 크지않은 문제점이 있었다. 따라서 본 발명은 소자가 형성된 반도체기판 상부에 제 1층간절연막을 증착하고 상기 소자의 특정부분에 접속되도록 폴리플러그를 형성한 후 그 상부전면에 차례로 제 2층간절연막, 비트라인 도전막을 증착하고, 이 비트라인 도전막을 패터닝하여 비트라인을 형성한 후 상기 구조물 상부전면에 차례로 제 3층간절연막, 제 1폴리실리콘을 증착하는 공정과; 상기 제 1폴리실리콘을 폴리플러그가 형성된 영역에 맞도록 패터닝 한 후 이를 하드마스크로 폴리플러그와 연결되는 노드컨택홀을 형성하고, 그 상부 전면에 제 2폴리실리콘을 향후 형성 할 커패시터 하부전극의 높이만큼 증착하는 공정과; 상기 제 2폴리실리콘 상부에 차례로 제 1티오스막, 스핀 온 글라스, 제 2티오스막을 형성하고, 그 상부에 커패시터 하부전극의 측면이 형성될 부분만 양성감광막이 남도록 패터닝 한 감광막을 형성하는 공정과; 상기 형성한 감광막을 마스크로 상기 제 2티오스막, 스핀 온 글라스, 제 1티오스막을 특정하게 식각하는 공정과; 상기 특정한 식각의 결과 감광막 사이의 스핀 온 글라스에서 식각정지가 일어나 형성된 구조물과 상기 감광막을 마스크로 제 2폴리실리콘을 식각하는 공정과; 상기 잔류하는 감광막, 제 2티오스막, 스핀 온 글라스, 제 1티오스막을 차 례로 제거한 후 상기 구조물 상부 전면에 감광막을 형성하고, 이를 패터닝하여 상기 형성된 커패시터 하부전극 외부의 제 1폴리실리콘을 제거하는 공정으로 이루어지는 커패시터 형성방법을 통해 이중 실린더형 커패시터의 하부전극을 형성할 수 있어 그 용량을 크게하면서도 공정시간을 줄일 수 있는 효과가 있다. The present invention relates to a method of forming a capacitor, the conventional method of forming a capacitor should be formed at least two times the polysilicon layer that takes a lot of deposition time, and the process according to the dry etching / ashing (washing) / cleaning process twice or more accordingly There are many and complicated and because of this to form a lower electrode of a single cylindrical capacitor there was a problem that its capacity is not large. Therefore, the present invention deposits a first interlayer insulating film on the semiconductor substrate on which the device is formed, forms a polyplug to be connected to a specific portion of the device, and then deposits a second interlayer insulating film and a bit line conductive film on the upper surface thereof in turn. Patterning the bit line conductive film to form a bit line, and then depositing a third interlayer insulating film and first polysilicon on the upper surface of the structure in turn; After patterning the first polysilicon to correspond to the region where the polyplug is formed, a node contact hole is formed to be connected to the polyplug using a hard mask, and the height of the lower electrode of the capacitor to form the second polysilicon on the upper front thereof. Vapor deposition; Forming a first thiose film, a spin on glass, and a second thiose film on top of the second polysilicon, and then patterning the photosensitive film so that only a portion of the side surface of the capacitor lower electrode is formed on the second polysilicon layer; and; Specifically etching the second thiose film, the spin on glass, and the first thiose film using the formed photosensitive film as a mask; Etching the second polysilicon using the photoresist as a mask and a structure formed by etching stop in the spin-on glass between the photoresist as a result of the specific etching; After removing the remaining photoresist film, the second thios film, the spin on glass, and the first thios film in order, a photoresist film is formed on the entire upper surface of the structure, and patterned to remove the first polysilicon outside the formed capacitor lower electrode. Through the capacitor formation method consisting of the process to form a lower electrode of the double-cylindrical capacitor can be formed to increase the capacity while reducing the process time.

Description

커패시터 형성방법{CAPACITOR FORMING METHOD} Capacitor Formation Method {CAPACITOR FORMING METHOD}

도 1은 종래 커패시터 형성방법을 보인 수순단면도.1 is a cross-sectional view showing a conventional capacitor forming method.

도 2는 본 발명의 일 실시예를 보인 수순단면도.Figure 2 is a cross-sectional view showing an embodiment of the present invention.

*** 도면의 주요부분에 대한 부호의 설명 ****** Explanation of symbols for main parts of drawing ***

21 : 반도체기판 22 : 제 1층간절연막21 semiconductor substrate 22 first interlayer insulating film

23 : 폴리플러그 24 : 제 2층간절연막23 poly plug 24 second interlayer insulating film

25 : 비트라인 도전막 26 : 제 3층간절연막25 bit line conductive film 26 third interlayer insulating film

27 : 제 1폴리실리콘 28 : 제 2폴리실리콘27: first polysilicon 28: second polysilicon

29 : 제 1티오스막 30 : 스핀 온 글라스29: first thiose film 30: spin on glass

31 : 제 2티오스막 PR : 감광막31: 2nd thiose film PR: photosensitive film

본 발명은 커패시터 형성방법에 관한 것으로, 특히 단순한 공정을 이용하여 이중실린더형 커패시터를 형성함으로써 그 용량은 증가시키고, 공정시간은 줄이기에 적당하도록 한 커패시터 형성방법에 관한 것이다.The present invention relates to a method for forming a capacitor, and more particularly, to a method for forming a capacitor in which a double cylinder type capacitor is formed using a simple process to increase its capacity and to shorten a process time.

종래 커패시터 형성방법을 도 1a 내지 도 1d의 수순단면도를 참고로 하여 설명하면 다음과 같다. A method of forming a conventional capacitor will now be described with reference to the procedure cross-sectional view of FIGS. 1A to 1D.

소자가 형성된 반도체기판(1) 상부에 제 1층간절연막(2)을 증착하고 상기 소자의 특정부분에 접속되도록 폴리플러그(3)를 형성한 후 그 상부전면에 차례로 제 2층간절연막(4), 비트라인 도전막(5)을 증착하고, 이 비트라인 도전막(5)을 패터닝하여 비트라인을 형성한 후 상기 구조물 상부전면에 차례로 제 3층간절연막(6), 제 1폴리실리콘(7)을 증착하는 공정과; 상기 제 1폴리실리콘(7)을 폴리플러그(3)가 형성된 영역에 맞도록 패터닝 한 후 이를 하드마스크로 폴리플러그(3)와 연결되는 노드컨택(8)을 형성하는 공정과; 상기 구조물 상부에 산화막(9)을 형성하고, 이를 커패시터가 형성될 위치에만 산화막(9)이 남도록 식각한 후 제 1폴리실리콘(7) 및 산화막(9)의 상부 전면에 제 2폴리실리콘(10)을 증착하는 공정과; 상기 제 2폴리실리콘(10) 및 제 1폴리실리콘(7)을 식각하여 상기 산화막(9)을 측면에 이들 막으로 이루어진 측벽을 형성한 후 잔류하는 산화막(9)을 습식각으로 제거하는 공정으로 이루어진다.The first interlayer insulating film 2 is deposited on the semiconductor substrate 1 on which the device is formed, and the poly plug 3 is formed so as to be connected to a specific portion of the device, and the second interlayer insulating film 4 is sequentially formed on the upper surface thereof. The bit line conductive film 5 is deposited, and the bit line conductive film 5 is patterned to form a bit line, and then the third interlayer insulating film 6 and the first polysilicon 7 are sequentially formed on the upper surface of the structure. Vapor deposition; Patterning the first polysilicon (7) to a region where the polyplug (3) is formed and forming a node contact (8) connected to the polyplug (3) with a hard mask; An oxide film 9 is formed on the structure, and the oxide film 9 is etched so that the oxide film 9 remains only at the position where the capacitor is to be formed, and then the second polysilicon 10 is formed on the front surface of the first polysilicon 7 and the oxide film 9. E) deposition; The second polysilicon 10 and the first polysilicon 7 are etched to form sidewalls formed of these films on the side of the oxide film 9, and then the remaining oxide film 9 is wet-removed. Is done.

먼저, 도 1a에 도시한 바와같이 소자가 형성된 반도체기판(1) 상부에 제 1층간절연막(2)을 증착하고 상기 소자의 특정부분에 접속되도록 폴리플러그(3)를 형성한다.First, as shown in FIG. 1A, the first interlayer insulating film 2 is deposited on the semiconductor substrate 1 on which the device is formed, and the polyplug 3 is formed so as to be connected to a specific portion of the device.

그리고, 상기 구조물 상부전면에 차례로 제 2층간절연막(4), 비트라인 도전막(5)을 증착하고, 이 비트라인 도전막(5)을 패터닝하여 비트라인을 형성한 후 상기 구조물 상부전면에 제 3층간절연막(6)을 증착하고 이를 평탄화 한 다음 제 1폴리실리콘(7)을 증착한다. The second interlayer insulating film 4 and the bit line conductive film 5 are sequentially deposited on the upper surface of the structure, and the bit line conductive layer 5 is patterned to form a bit line. The interlayer insulating film 6 is deposited and planarized, and then the first polysilicon 7 is deposited.

그 다음, 도 1b에 도시한 바와같이 상기 제 1폴리실리콘(7)을 폴리플러그(3)가 형성된 영역에 맞도록 사진식각을 통해 패터닝 한 후 이를 하드마스크로 폴리플러그(3)와 연결되도록 제 3층간절연막(6), 제 2층간절연막(4)을 식각하여 노드컨택홀을 형성한 다음 이를 도전물질로 채워 노드컨택(8)을 형성하고 평탄화한다. Subsequently, as shown in FIG. 1B, the first polysilicon 7 is patterned by photolithography to fit the region where the polyplug 3 is formed, and then the first polysilicon 7 is connected to the polyplug 3 by a hard mask. The interlayer insulating film 6 and the second interlayer insulating film 4 are etched to form a node contact hole, and then filled with a conductive material to form and planarize the node contact 8.

상기 도전물질은 폴리실리콘이며, 이를 확산방식으로 증착하므로 시간이 많이 걸리게 되고, 증착이 완료되어 노드컨택홀을 채운다음 이를 평탄화 하기 위해서 상기 폴리실리콘을 식각, 에싱(ashing), 세정하는 공정이 필요하다. The conductive material is polysilicon, and since it is deposited by diffusion, it takes a lot of time, and a process of etching, ashing, and cleaning the polysilicon is required to fill the node contact hole and then planarize the deposition. Do.

그 다음, 도 1c에 도시한 바와같이 상기 구조물 상부에 산화막(9)을 형성하고, 그 상부에 감광막(미도시)을 도포한 후 이를 노광 및 현상하여 커패시터가 형성될 위치에만 감광막이 제거되도록 패터닝하여 이를 마스크로 산화막(9)을 식각하면 커패시터가 형성될 부분에만 산화막(9)이 남게 된다.Next, as illustrated in FIG. 1C, an oxide film 9 is formed on the structure, a photoresist film (not shown) is applied on the structure, and the photoresist film is exposed and developed to pattern the photoresist film to be removed only at the position where the capacitor is to be formed. When the oxide film 9 is etched using the mask, the oxide film 9 remains only at the portion where the capacitor is to be formed.

그리고, 상기 산화막(9) 및 제 1폴리실리콘(7)의 상부 전면에 커패시터 하부전극으로 사용될 제 2폴리실리콘(10)을 증착한다.A second polysilicon 10 to be used as a capacitor lower electrode is deposited on the upper surface of the oxide film 9 and the first polysilicon 7.

그 다음, 도 1d에 도시한 바와같이 상기 제 2폴리실리콘(10) 및 제 1폴리실리콘(7)을 에치백하여 제 2폴리실리콘(10)으로 상기 산화막(9)의 측면에 측벽을 형성함과 동시에 상기 산화막(9)과 그 측벽 외부의 제 1폴리실리콘(7)을 제거한다. Next, as shown in FIG. 1D, the second polysilicon 10 and the first polysilicon 7 are etched back to form sidewalls on the side surfaces of the oxide film 9 with the second polysilicon 10. At the same time, the oxide film 9 and the first polysilicon 7 outside the sidewalls are removed.

그리고, 상기 산화막(9)을 습식각으로 제거한다.Then, the oxide film 9 is removed by wet etching.

상기 설명한 과정을 통해 통해 일반적인 커패시터의 하부전극이 형성된다.Through the above-described process, the lower electrode of the general capacitor is formed.

그러나, 상기한 바와같은 종래 커패시터 형성방법은 증착시간이 많이 소모되는 폴리실리콘층을 2회이상 형성해야 하며 그에 따른 건식각/에싱(ashing)/세정 공정이 2회이상 진행 되기 때문에 공정스탭이 많고 복잡하며 이를 통해 단일 실린더형 커패시터의 하부전극을 형성하므로 그 용량이 크지않은 문제점이 있었다.However, in the conventional capacitor formation method as described above, the polysilicon layer, which consumes a lot of deposition time, must be formed two or more times, and the dry etching / ashing / cleaning process is performed two or more times, resulting in many process steps. As a result, since the lower electrode of the single-cylindrical capacitor was formed, its capacity was not large.

본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 단순한 공정을 통해 이중 실린더형 커패시터의 하부전극을 형성할 수 있어 그 용량을 크게하면서도 공정시간을 줄일 수 있는 커패시터 형성방법을 제공하는데 있다. The present invention has been made to solve the conventional problems as described above, the object of the present invention is to form a lower electrode of the double-cylindrical capacitor through a simple process it is possible to reduce the process time while increasing its capacity It is to provide a method of forming a capacitor.

상기한 바와같은 본 발명의 목적을 달성하기 위한 커패시터 형성방법은 소자가 형성된 반도체기판 상부에 제 1층간절연막을 증착하고 상기 소자의 특정부분에 접속되도록 폴리플러그를 형성한 후 그 상부전면에 차례로 제 2층간절연막, 비트라인 도전막을 증착하고, 이 비트라인 도전막을 패터닝하여 비트라인을 형성한 후 상기 구조물 상부전면에 차례로 제 3층간절연막, 제 1폴리실리콘을 증착하는 제 1 공정과; 상기 제 1폴리실리콘을 폴리플러그가 형성된 영역에 맞도록 패터닝 한 후 이를 하드마스크로 폴리플러그와 연결되는 노드컨택홀을 형성하고, 그 상부 전면에 제 2폴리실리콘을 향후 형성할 커패시터 하부전극의 높이만큼 증착하는 제 2 공정과; 상기 제 2폴리실리콘 상부에 차례로 제 1티오스막, 스핀 온 글라스, 제 2티오스막을 형성하고, 그 상부에 커패시터 하부전극의 측면이 형성될 부분만 양성감광막이 남도록 패터닝 한 감광막을 형성하는 제 3 공정과; 상기 패터닝된 감광막을 식각 마스크로 사용하여 상기 제 2티오스막, 스핀 온 글라스, 제 1티오스막을 특정하게 식각하는 제 4 공정과; 상기 특정한 식각의 결과 감광막 사이의 스핀 온 글라스에서 식각정지가 일어나 형성된 구조물과 상기 감광막을 마스크로 제 2폴리실리콘을 식각하는 제 5 공정과; 상기 잔류하는 감광막, 제 2티오스막, 스핀 온 글라스, 제 1티오스막을 차례로 제거하고 상기 구조물 상부 전면에 감광막을 형성한 후 상기 커패시터 하부전극의 측면이 형성될 부분 사이에만 잔류되게 패터닝하고 상기 제 1폴리실리콘을 제거하여 커패시터 하부전극을 한정하는 제 6 공정으로 이루어지는 것을 특징으로 한다.The capacitor forming method for achieving the object of the present invention as described above is to deposit a first interlayer insulating film on the semiconductor substrate on which the device is formed, and to form a polyplug so as to be connected to a specific part of the device, A first step of depositing a two-layer insulating film and a bit line conductive film, patterning the bit line conductive film to form a bit line, and then depositing a third interlayer insulating film and a first polysilicon on the entire upper surface of the structure; After patterning the first polysilicon to correspond to the region where the polyplug is formed, a node contact hole is formed to be connected to the polyplug using a hard mask, and the height of the lower electrode of the capacitor to form the second polysilicon on the upper surface of the upper part. A second step of depositing as much; A first thios film, a spin-on glass, and a second thiose film are sequentially formed on the second polysilicon, and a patterned photosensitive film is formed so that only a portion of the side surface of the capacitor lower electrode is formed so that a positive photoresist film remains on the second polysilicon. 3 processes; A fourth process of specifically etching the second thiose film, the spin on glass, and the first thiose film by using the patterned photoresist as an etching mask; A fifth process of etching the second polysilicon using the photoresist as a mask and the structure formed by etching stop in the spin-on glass between the photoresist as a result of the specific etching; The remaining photoresist film, the second thios film, the spin on glass, and the first thiose film are sequentially removed, and a photoresist film is formed on the entire upper surface of the structure, and then patterned to remain only between portions where the side surface of the capacitor lower electrode is to be formed. And a sixth step of defining the capacitor lower electrode by removing the first polysilicon.

상기한 바와같은 본 발명에 의한 커패시터 형성방법을 첨부한 도 2a내지 도 2f의 수순단면도를 일 실시예로 하여 상세히 설명하면 다음과 같다.2A to 2F of the procedure for forming a capacitor according to the present invention as described above will be described in detail with reference to one embodiment as follows.

먼저, 도 2a에 도시한 바와같이 소자가 형성된 반도체기판(21) 상부에 제 1층간절연막(22)을 증착하고 상기 소자의 특정부분에 접속되도록 폴리플러그(23)를 형성한다.First, as shown in FIG. 2A, the first interlayer insulating film 22 is deposited on the semiconductor substrate 21 on which the device is formed, and the polyplug 23 is formed to be connected to a specific portion of the device.

그리고, 상기 구조물 상부전면에 차례로 제 2층간절연막(24), 비트라인 도전막(25)을 증착하고, 이 비트라인 도전막(25)을 패터닝하여 비트라인을 형성한 후 상기 구조물 상부전면에 차례로 제 3층간절연막(26), 제 1폴리실리콘(27)을 증착한 다. The second interlayer dielectric layer 24 and the bit line conductive layer 25 are deposited on the upper surface of the structure in turn, and the bit line conductive layer 25 is patterned to form a bit line. The third interlayer insulating film 26 and the first polysilicon 27 are deposited.

그 다음, 도 2b에 도시한 바와같이 제 1폴리실리콘(27)을 폴리플러그(23)가 형성된 영역에 맞도록 패터닝 한 후 이를 하드마스크로 폴리플러그(23)와 연결되도록 제 3층간절연막(26) 및 제 2층간절연막(24)을 식각하여 노드컨택홀을 형성한다.Next, as shown in FIG. 2B, the first polysilicon 27 is patterned to fit the region where the polyplug 23 is formed, and then the third interlayer insulating layer 26 is connected to the polyplug 23 using a hard mask. ) And the second interlayer insulating film 24 are etched to form node contact holes.

그리고, 상기 노드컨택홀 및 제 1폴리실리콘(27)의 상부 전면에 제 2폴리실리콘(28)을 향후 형성 할 커패시터 하부전극의 높이만큼 증착한다.The second polysilicon 28 is deposited on the node contact hole and the upper surface of the first polysilicon 27 by the height of the capacitor lower electrode.

이때, 상기와 같이 제 2폴리실리콘(27)을 증착하는 경우 일반적으로 사용하는 확산방식을 사용하면 공정시간이 너무 많이 걸리게 되므로 본 발명에서는 고밀도 플라즈마 방식을 이용하여 빠르게 증착한다. At this time, in the case of depositing the second polysilicon 27 as described above, if the diffusion method generally used takes too much time, the present invention rapidly deposits using the high density plasma method.

그 다음, 도 2c에 도시한 바와같이 상기 제 2폴리실리콘(28) 상부에 차례로 제 1티오스막(Tetra-Ethyl-OrthoSilicate)(29), 스핀 온 글라스(30), 제 2티오스막(31)을 형성하고, 그 상부에 커패시터 하부전극의 측면 이 형성될 부분만 양성감광막이 남도록 패터닝 한 감광막(PR)을 형성한다.Next, as shown in FIG. 2C, a first thiose film (Tetra-Ethyl-OrthoSilicate) 29, a spin-on glass 30, and a second thiose film are sequentially formed on the second polysilicon 28. 31), and the photoresist film PR is patterned so that only the portion where the side surface of the capacitor lower electrode is to be formed remains on the upper portion thereof.

여기서 상기 스핀 온 글라스(30)는 저유전물질로 이루어진 FOx(Flowable Oxide)를 사용한다.Here, the spin on glass 30 uses FOx (Flowable Oxide) made of a low dielectric material.

그 다음, 도 2d에 도시한 바와같이 상기 형성한 감광막(PR)을 마스크로 상기 제 2티오스막(31), 스핀 온 글라스(30), 제 1티오스막(29)을 더블 플레이트 알아이이(Double Plate Reactive Ion Enhanced) 방식의 식각장비에서 고주파 전력은 상부에서 1600~2000W, 하부에서 1200~1800W로 하부전력이 상부전력을 넘지 않는 범위로 하고, 압력은 30~70mTorr, Ar은 500~800sccm, C4F8은 15~20sccm, O2는 10~14sccm의 조건으로 식각하면 상기 감광막(PR)외부는 상기 3개 막이 모두 식각되어 없어지지만 그 사이에서는 독특한 식각특성을 나타내는데, 상기 3개 막이 식각되다가 감광막(PR) 사이 중간지점의 스핀 온 글라스(30), 즉 Fox에서 식각정지가 일어나게되고, 감광막(PR)으로 가까이 갈수록 3개 막이 모두 식각되어 섬과 같은 모양으로 스핀 온 글라스(30)와 제 1티오스막(29)의 일부가 잔류한다. Next, as shown in FIG. 2D, the second thios film 31, the spin on glass 30, and the first thiose film 29 are double plated by using the formed photoresist film PR as a mask. (Double Plate Reactive Ion Enhanced) type etching equipment has high frequency power at 1600 ~ 2000W at the top and 1200 ~ 1800W at the bottom, so that the bottom power does not exceed the top power, the pressure is 30 ~ 70mTorr, and Ar is 500 ~ 800sccm When C 4 F 8 is etched under conditions of 15 to 20 sccm, and O 2 is 10 to 14 sccm, all of the three films are etched away from the outside of the photoresist film. However, the three films may have unique etching characteristics. After etching, the spin-on glass 30 at the intermediate point between the photoresist film PR, that is, etch stop occurs in Fox, and all three films are etched closer to the photoresist film PR to form an island-like spin-on glass 30. And part of the first thiose film 29 remain.

그 다음, 도 2e에 도시한 바와같이 상기 독특한 식각의 결과 감광막(PR) 사이의 스핀 온 글라스(30)에서 식각정지가 일어나 형성된 구조물을 하드마스크로 하고, 동시에 감광막(PR)을 마스크로 하여 제 2폴리실리콘(28)을 식각하면 상기 감광막(PR)에 의해 커패시터 하부전극의 측면이 형성되고, 상기 하드마스크에 의해 커패시터 하부전극의 양 측면 사이에 폴리실리콘으로 된 기둥이 형성되어 2중 실린더를 가진 하부전극이 형성된다. Next, as shown in FIG. 2E, a structure in which the etch stop occurs in the spin-on glass 30 between the photoresist films PR as a result of the unique etching is used as a hard mask, and at the same time, the photoresist film PR is used as a mask. When the polysilicon 28 is etched, side surfaces of the capacitor lower electrode are formed by the photosensitive film PR, and pillars made of polysilicon are formed between both sides of the capacitor lower electrode by the hard mask, thereby forming a double cylinder. The lower electrode is formed.

그 다음, 도 2f에 도시한 바와같이 상기 잔류하는 감광막(PR), 제 2티오스막(31), 스핀 온 글라스(30), 제 1티오스막(29)을 차례로 제거한 후 상기 구조물 상부 전면에 감광막을 형성하고, 이를 패터닝하여 상기 형성된 커패시터 하부전극 외부의 제 1폴리실리콘(27)을 제거한다.Next, as shown in FIG. 2F, the remaining photoresist film PR, the second thiose film 31, the spin on glass 30, and the first thiose film 29 are sequentially removed, and then the top surface of the structure is removed. A photoresist film is formed on the photoresist layer and patterned to remove the first polysilicon 27 outside the formed capacitor lower electrode.

이때, 상기의 과정을 거쳐 커패시터 하부전극이 되는 제 2폴리실리콘(28)은 그 상부가 편탄하지 않으므로 표면적이 더 넓어진다.At this time, the second polysilicon 28 that becomes the capacitor lower electrode through the above process has a larger surface area since the upper portion thereof is not flattened.

상기한 바와같은 본 발명에 의한 커패시터 형성방법은 하부전극이 되는 폴리실리콘을 빠르게 증착하고, 그 상부에 티오스막/FOx/티오스막을 형성하고 이 막들이 독특한 식각특성을 가지도록 식각한 후 그 잔류 구조물을 하드마스크로 이용하여 폴리실리콘을 식각하는 단순한 공정을 통해 이중 실린더형 커패시터의 하부전극을 형성할 수 있어 그 용량을 크게하면서도 공정시간을 줄일 수 있는 효과가 있다. In the capacitor forming method according to the present invention as described above, polysilicon as a lower electrode is rapidly deposited, a thiose film / FOx / thios film is formed thereon, and the films are etched so as to have unique etching characteristics. The lower electrode of the double-cylindrical capacitor can be formed through a simple process of etching polysilicon using the residual structure as a hard mask, thereby increasing the capacity and reducing the process time.

Claims (4)

소자가 형성된 반도체기판 상부에 제 1층간절연막을 증착하고 상기 소자의 특정부분에 접속되도록 폴리플러그를 형성한 후 그 상부전면에 차례로 제 2층간절연막, 비트라인 도전막을 증착하고, 이 비트라인 도전막을 패터닝하여 비트라인을 형성한 후 상기 구조물 상부전면에 차례로 제 3층간절연막, 제 1폴리실리콘을 증착하는 제 1 공정과; A first interlayer insulating film is deposited on the semiconductor substrate on which the device is formed, a polyplug is formed so as to be connected to a specific portion of the device, and then a second interlayer insulating film and a bitline conductive film are sequentially deposited on the upper surface thereof. Forming a bit line by patterning and depositing a third interlayer dielectric film and first polysilicon on the upper surface of the structure in order; 상기 제 1폴리실리콘을 폴리플러그가 형성된 영역에 맞도록 패터닝 한 후 이를 하드마스크로 폴리플러그와 연결되는 노드컨택홀을 형성하고, 그 상부 전면에 제 2폴리실리콘을 향후 형성할 커패시터 하부전극의 높이만큼 증착하는 제 2 공정과;After patterning the first polysilicon to correspond to the region where the polyplug is formed, a node contact hole is formed to be connected to the polyplug using a hard mask, and the height of the lower electrode of the capacitor to form the second polysilicon on the upper surface of the upper part. A second step of depositing as much; 상기 제 2폴리실리콘 상부에 차례로 제 1티오스막, 스핀 온 글라스, 제 2티오스막을 형성하고, 그 상부에 커패시터 하부전극의 측면이 형성될 부분만 양성감광막이 남도록 패터닝 한 감광막을 형성하는 제 3 공정과; A first thios film, a spin-on glass, and a second thiose film are sequentially formed on the second polysilicon, and a patterned photosensitive film is formed so that only a portion of the side surface of the capacitor lower electrode is formed so that a positive photoresist film remains on the second polysilicon. 3 processes; 상기 패터닝된 감광막을 식각 마스크로 사용하여 상기 제 2티오스막, 스핀 온 글라스, 제 1티오스막을 특정하게 식각하는 제 4 공정과; A fourth process of specifically etching the second thiose film, the spin on glass, and the first thiose film by using the patterned photoresist as an etching mask; 상기 특정한 식각의 결과 감광막 사이의 스핀 온 글라스에서 식각정지가 일어나 형성된 구조물과 상기 감광막을 마스크로 제 2폴리실리콘을 식각하는 제 5 공정과; A fifth process of etching the second polysilicon using the photoresist as a mask and the structure formed by etching stop in the spin-on glass between the photoresist as a result of the specific etching; 상기 잔류하는 감광막, 제 2티오스막, 스핀 온 글라스, 제 1티오스막을 차례로 제거하고 상기 구조물 상부 전면에 감광막을 형성한 후 상기 커패시터 하부전극의 측면이 형성될 부분 사이에만 잔류되게 패터닝하고 상기 제 1폴리실리콘을 제거하여 커패시터 하부전극을 한정하는 제 6 공정으로 이루어지는 것을 특징으로하는 커패시터 형성방법.The remaining photoresist film, the second thios film, the spin on glass, and the first thiose film are sequentially removed, and a photoresist film is formed on the entire upper surface of the structure, and then patterned to remain only between portions where the side surface of the capacitor lower electrode is to be formed. And a sixth step of removing the first polysilicon to define the capacitor lower electrode. 제 1항에 있어서, 상기 스핀 온 글라스는 저유전물질로 이루어진 FOx를 사용하는 것을 특징으로하는 커패시터 형성방법.The method of claim 1, wherein the spin on glass uses FOx made of a low dielectric material. 제 1항에 있어서, 상기 제 4 공정에서 상기 제 2티오스막, 스핀 온 글라스, 제 1티오스막을 식각 할 때 감광막 사이 중간지점의 스핀 온 글라스에서 식각정지가 일어나고, 감광막으로 가까이 갈수록 상기 3개 막이 모두 식각되어 섬과 같은 모양으로 스핀 온 글라스와 제 1티오스막의 일부가 잔류하도록 식각함을 특징으로하는 커패시터 형성방법. The method of claim 1, wherein in the fourth process, when the second thiose film, the spin on glass, and the first thiose film are etched, an etch stop occurs in the spin on glass at an intermediate point between the photoresist films, and closer to the photoresist film. And forming a portion of the spin-on glass and the first thiose layer in an island-like shape in which all of the openings are etched. 제 3항에 있어서, 상기 제 4 공정에서 상기 식각을 더블 플레이트 알아이이방식의 식각장비에서 고주파 전력은 상부에서 1600~2000W, 하부에서 1200~1800W로 하부전력이 상부전력을 넘지 않는 범위로 하고, 압력은 30~70mTorr, Ar은 500~800sccm, C4F8은 15~20sccm, O2는 10~14sccm의 조건으로 행하는 것을 특징으로하는 커패시터 형성방법.The method of claim 3, wherein in the fourth process, the etching is performed in a double plate etch etching apparatus such that high frequency power is 1600 to 2000W in the upper portion and 1200 to 1800W in the lower portion, so that the lower power does not exceed the upper power. Pressure is 30 ~ 70mTorr, Ar is 500 ~ 800sccm, C 4 F 8 15 ~ 20sccm, O 2 is a capacitor forming method characterized in that carried out under the conditions of 10 ~ 14sccm.
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