KR20040019038A - 셀 검색 기간 중에 1차 동기 코드와 2차 동기 코드를이용하는 시분할 전이중(ｔｄｄ) 노드 비(ｂ) - Google Patents

Abstract

본 발명의 노드 B는 개선된 LCR TDD 셀 검색 능력을 수행한다. 본 발명의 노드 B는 1차 동기 코드를 갖는 하위프레임을 지원하고, 이 1차 동기 코드는 통신 시스템의 모든 노드 B에 대해서 공통이며 한 조(組)의 2차 동기 코드의 위치를 표시하는데 이용된다. 1차 동기 코드는 1차 공통 제어 물리 채널(P-CCPCH)에서 전송되고, 2차 동기 코드는 하향링크 파일럿 시간슬롯(DwPTS)에서 전송된다.

Description

셀 검색 기간 중에 1차 동기 코드와 2차 동기 코드를 이용하는 시분할 전이중(ＴＤＤ) 노드 비(Ｂ) {A TDD NODE B USING PRIMARY AND SECONDARY SYNCHRONIZATION CODES DURING CELL SEARCH}

본 발명은 무선 통신 분야에 관한 것이다. 구체적으로, 본 발명은 시분할 전이중(TDD) 시스템의 노드 B에서의 셀 검색에 관한 것이다.

TDD 시스템의 노드 B에서 행하고 있는 현재의 셀 검색은 하향링크 동기(sync) 시간슬롯의 이용을 기초로 하고 있다. 1개의 10㎳ 프레임은 2개의 하위프레임으로 구성되어 있고, 각 하위프레임은 5㎳의 기간으로 되어 있다. 1개의 프레임 안에 있는 2개의 하위프레임은 전체 구조가 동일하다. 원칙적으로, 저속의 칩 속도(LCR) TDD의 경우에는, 하위프레임이 LCR TDD 시스템에서 상향링크(UL)와 하향링크(DL)를 반복하는 기본 시간 구조이기 때문에, "프레임"의 의미는 관련성이 덜하다.

도 1은 하위프레임의 구조를 도시하고 있다. 하위프레임은 1차 공통 제어 물리 채널(P-CCPCH), 하향링크 파일럿 시간슬롯(DwPTS), 보호 기간(GP) 및 상향링크 파일럿 시간슬롯(UpPTS)을 포함하고 있다. 하위프레임의 제1 시간슬롯은 항상, 방송 채널(BCH)을 반송하는 하향링크(DL) P-CCPCH에 이용된다. DwPTS 필드는 동기 신호로서 이용되고, 64 칩 DL 동기 코드가 뒤따르는 32 칩 보호 기간을 포함하고 있다.

TDD 동기 동작 시스템에서는 스크램블링 코드와 기본 미드앰블 코드간에 1대1 대응 관계가 있으므로, 사용자 신호는 N개의 스크램블링 코드 중에서 1개에 의해서 스크램블링되고, N 개의 기본 미드앰블 코드 중에서 1개는 하나의 버스트의 채널 추정에 이용된다. 통상, N은 128이다. 또한, L개의 스크램블링 코드-기본 미드앰블은 M개의 코드 그룹 중에서 1개에 속한다. M은 통상 32이고 L=N/M이므로, 이 예에서는 L=4이다. M개의 코드 그룹의 각각은 DwPTS 필드의 특정한 DL 동기 시퀀스에 의해서 표시된다. 인접 노드 B들은 그들의 각 DwPTS 필드에서 상이한 DL 동기 시퀀스를 전송한다.

셀 검색이 하는 일은 이동 중인 사용자 장치(UE)나 정지 중인 사용자 장치(UE)가 노드 B와 통신을 형성하도록 노드 B에 의해서 전송된 DL 동기 코드를 식별하는 것이다. 예컨대, 통상의 셀 검색은 5㎳ 하위프레임에 있는 6400개의 칩 위치의 각각을 통신 시스템에 있는 32개의 가능한 DL 동기 시퀀스의 각각과 상관 처리함으로써 32개의 DL 동기 시퀀스 중에서 1개를 식별하여야 한다. 어떤 특정한 DL 시퀀스가 식별되면, (그리고 P-CCPCH가 4개의 스크램블링 코드 중에서 1개를 이용하고 있고, 각 스크램블링 코드는 어떤 특정한 기본 미드앰블 코드에 연결되어있다는 것은 알려져 있기 때문에), 4 가지 가능성의 각각은 그 P-CCPCH를 복조하고 그의 내용에 관해서 임계값 및/또는 CRC를 이용하여 체크함으로써 검사된다.

하위프레임의 DwPTS 필드에 앞서는 DL 시간슬롯의 P-CCPCH의 존재는 DwPTS 필드의 QPSK(Quadrature Phase Shift Keying) 위상 변조 패턴에 의해서 표시된다. DL 동기 시퀀스는 제1 시간슬롯(TS0)의 미드앰블(m(1))에 관해서 변조된다. DL 동기 시퀀스의 [위상 4상(phase quadruple)으로서 알려진] 4개의 연속 위상을 이용하여 뒤이은 4개의 하위프레임에서의 P-CCPCH의 존재를 표시한다. P-CCPCH의 존재가 표시되어 있는 경우, 다음의 뒤이은 하위프레임은 인터리빙 기간의 제1 하위프레임이다. QPSK는 DL 동기 시퀀스의 변조에 이용되므로, 위상 45°, 135°, 225°및 315°가 이용된다. 상이한 위상 4상의 총 수는 2개(S1과 S2)이며, 각 P-CCPCH당 1개이다. LCR TDD에 있어서, BCH는 통상, BCH 데이터에 이용되는 동일한 시간슬롯(TS)의 2개의 확산 코드에 대응하는 2개의 물리 채널(즉, DwPTS 필드에 앞서는 DL 시간슬롯에서 S1로서 알려진 P-CCPCH 1과 S2로서 알려진 P-CCPCH 2)에 사상(寫像)된다. LCR TDD의 경우에 이들 2개의 물리 채널은 실제로 동일 TS 안에 존재하는 2개의 물리 채널을 구성할 수 있음이 잘 이해되고 있기는 하지만, 이들 2개의 물리 채널을 공히 "P-CCPCH"라고 통칭한다. 4상은 항상 짝수의 시스템 프레임 번호[(SFN mod 2)=0]에서 시작한다. 표 1은 위상 4상과 그 위상 4상의 의미를 나타낸다.

명칭	위상 4상	의미
S1	135°, 45°, 225°, 135°	다음 4개의 하위프레임에 P-CCPCH가 존재한다.
S2	315°, 225°, 315°, 45°	다음 4개의 하위프레임에 P-CCPCH가 존재하지 않는다.

64개의 칩 DL 동기 시퀀스마다 1개의 QPSK 부호가 있다. P-CCPCH의 BCH는 2개의 프레임(20㎳)에 걸쳐서 인터리빙된다. 이들 2개의 프레임 안에 있는 4개의 연속 하위프레임에는 체크될 수 있는 CRC에 의해서 보호되는 1개의 BCH 세그먼트가 들어 있다. 그 2개의 프레임 내에 있는 4개의 DL 동기 시퀀스에는 4개의 QPSK 부호가 있으며, 1개의 QPSK 부호마다 P-CCPCH의 미드앰블과 같이, 다소 쉽게 측정될 수 있는 기준과 비교해서 개개의 차동 위상 오프셋이 주어진다. 전체 BCH 세그먼트(20 ㎳의 데이터)는 짝수의 시스템 프레임 번호(SFN)를 갖는 프레임에서만 시작할 수 있다. 프레임 번호 n과 프레임 번호 n+1 안에 들어 있는 DL 동기 시퀀스의 QPSK 변조 시퀀스 S1이 P-CCPCH의 존재를 표시하면, P-CCPCH는 프레임 번호 n+2와 n+3에서 발견될 수 있다. 또한, 이 세그먼트는 프레임 번호 n+2의 제1 프레임에서 시작할 것이다. QPSK 변조 시퀀스는 프레임 번호 n과 n+1 중 어느 하위프레임에 위치하고 있는지를 사용자 장치(UE)가 명확하게 결정할 수 있도록 행해진다.

현재, DL 동기 시퀀스는 64개의 칩만으로 된 길이를 갖고 있으며, 이 길이로는 확산 이득이 그다지 크지 않다. 흔히, 사용자 장치(UE)는 셀 경계에서 신뢰성 있게 동기되지 못하므로, 셀 검색 성능이 비교적 불량하게 된다. 추가로, 사용자 장치(UE)는, 인접 노드 B들로부터 시간이 중복되고, 상이한 노드 B들로부터의 DL 동기 시퀀스들간의 상당한 교차 상관이 생기며, 검출 성능을 더 악화시키는 비교적 짧은 DL 동기 시퀀스를 수신한다.

현재의 셀 검색 시스템은 매우 복잡하다. 예컨대, 현재의 32개의 DL 동기 시퀀스들은 상호 교차 상관이 최적화된, 무작위로 선택된 시퀀스들이라고 말할 수 있다. 이들 시퀀스의 각각은 전체 상관(즉, 64개 칩 길이의 분량)을 필요로 한다. 따라서, 6400개의 칩 위치들을 상관 처리하는 것은 셀 검색시 5㎳ 하위프레임당 6400 ×32×64 = 13,107,200회의 연산을 필요로 한다. 이것은 부담이 되는 처리 요건이다.

본 발명의 노드 B는 개선된 LCR TDD 셀 검색 능력을 수행한다. 본 발명의 노드 B는 1차 동기 코드를 갖는 하위프레임을 지원하고, 이 1차 동기 코드는 통신 시스템의 모든 노드 B에 대해서 공통이며 한 조(組)의 2차 동기 코드의 위치를 표시하는데 이용된다. 1차 동기 코드는 1차 공통 제어 물리 채널(P-CCPCH)에서 전송되고, 2차 동기 코드는 하향링크 파일럿 시간슬롯(DwPTS)에서 전송된다.

도 1은 하위프레임의 구조를 도시하는 도면.

도 2는 본 발명의 제1 실시예에 의한 하위프레임의 구조를 도시하는 도면.

도 3은 PSC 칩 시퀀스를 포함하는 길이 832개 칩의 DL P-CCPCH 시간슬롯을 도시하는 도면.

도 4는 전송 이전에 PSC 시퀀스를 P-CCPCH와 결합하는 송신기를 도시하는 블록도.

도 5는 수신기를 도시하는 블록도.

도 6은 시간 영역에서 PSC 검출을 위하여 2개의 노드 B를 구별하는 것을 나타내는 도면.

도 7은 2개의 노드 B에 의해서 전송되는 기본 PSC 시퀀스의 사용자 장치(UE)에 의한 상관을 도시하는 도면.

도 8은 본 발명의 제2 실시예에 의한 하위프레임의 구조를 도시하는 도면.

<도면의 주요 부분에 대한 부호의 설명>

10, 50: 하위프레임

69, 82: 송신기

70, 71, 72: 칩 시퀀스

76: 가산기

80: 제어기

90: 수신기

91: 데이터 스트림 검출기

92: 데이터 복구 장치

본 발명은 도면 전반에 걸쳐서 동일한 숫자가 동일한 요소를 나타내는 도면들을 참조하여 설명된다. 상세하게 후술하는 바와 같이, 셀 검색 처리시의 검출 성능은 통신 시스템의 모든 노드 B에 관해서 동일한 1차 동기 코드(PSC)를 도입함으로써 개선된다. PSC는 한 조(組)의 2차 동기 코드(SSC)의 위치를 표시하며, 이들 각 노드 B에 대해서 유일하다. SSC는 DwPTS 시간슬롯에서 전송되는 것이 바람직하고, 현재의 32개의 DL 동기 코드와 일치할 수 있다.

PSC가 노드 B에 도입되면 검출의 복잡함은 감소된다. 양호한 실시예에 있어서, 이 PSC는 상관의 복잡함이 감소된 코드, 예컨대 상관의 복잡성이 O(L)이 아닌 O(2*log(L))인 계층적 골레이 코드(Hierarchical Golay code)일 수 있다.

도 2를 참조하면, 본 발명에 의한 하위프레임(10)이 도시되어 있다. 하위프레임(10)은 P-CCPCH(12), DwPTS(14), GP(16), UpPTS(18) 및 복수 개의 데이터 시간슬롯(20a∼20n)을 포함하고 있다. 본 발명의 이 실시예에 의하면, P-CCPCH(12)는 1개의 PSC(22)를 포함하고 있다. 이것은 도 3에 보다 상세하게 도시되어 있다. PSC(22)가 SSC의 위치를 표시하고 있기는 하지만, PSC 상관 최대값(peak)은 SSC를 찾기 위한 1개의 정밀한 순간을 표시하지는 않고, 다만, PSC(22)에 관하여 얼마나 많은 코드 오프셋이 존재하는 지에 관한 함수로서, 여러 개의 가능성(예컨대 16개 또는 32개)을 표시한다.

도시하고 있는 바와 같이, P-CCPCH(12)는 보호 기간을 제외한 길이 832개 칩들로 된 1개의 시간슬롯으로 구성되어 있다. PSC 칩 시퀀스{C0, C1, C2, C3...C831}는 각 P-CCPCH와 함께 동시에 전송된다. 도 4의 송신기(69)에서 도시하고 있는 바와 같이, P-CCPCH의 제1 시간슬롯(T0)에 대응하는 기간에, P-CCPCH 1과 P-CCPCH 2의 확산 시퀀스(70, 71)는 PSC 칩 시퀀스(72)와 함께 전송된다. 이들 시퀀스(70, 71, 72)는 가산기(76)에 의해서 칩별로 더해진 후 칩 합성 시퀀스(78)를 발생한다. 제어기(80)는 칩 합성 시퀀스(78)를 적절한 시간슬롯(T0)에 배치하고 절절한 정보를 다른 시간슬롯에 배치한다. 그 후, 송신기(82)는 모든 시간슬롯의 정보를 포함하는 데이터 스트림을 전송한다.

도 5를 참조하면, 수신기(90)는 데이터 스트림 검출기(91)와 데이터 복구 장치(92)를 포함하고 있다. 데이터 스트림 검출기(91)는 전송된 데이터 스트림을 수신한다. 데이터 복구 장치(92)는 3개의 칩 시퀀스(70, 71, 72)를 결합 해제하는 것을 포함하여 그 데이터를 복구하고, 그들 시퀀스는 추가의 처리를 위해서 전송된다.

전송 신호를 신뢰성 있게 수신할 수 있기 위해서는, 수신기는 그 신호에서 소정량의 에너지를 검출하여야 한다. 에너지는 전력과 시간(time duration)의 함수이므로, 동일한 량의 에너지를 수신기에 전송하기 위해서는 2 가지의 기본 선택, 즉 1) 단기간에 고전력의 신호를 전송하는 것, 또는 2) 장기간에 저전력의 신호를 전송하는 것이 있다. 보다 긴 확산 코드를 이용하면 보다 높은 확산 이득을 얻게 되어, 채널 변화에 대한 보다 큰 저항성에 훨씬 더 유리하고 통신 시스템 내의 다른 노드 B 또는 사용자 장치(UE)에 대한 간섭도 더욱 적어진다. 본 발명의 바람직한 실시예에 의해서 이용되는 832개 칩 길이의 시퀀스는 저전력 고확산이득의 시퀀스이다.

인접하는 노드 B들에 의해서 전송되는 PSC들의 충돌은 피해야 한다. 그 이유는 충돌이 생기면 PSC의 상관 최대값은 잠재적으로 서로를 약화시켜 페이딩이 되기 때문이다. PSC의 길이가 길기 때문에(832개 칩의 분량), 상이한 노드 B들로부터의 PSC는 시간 영역에서 구별될 수 있다.

도 6을 참조하면, 상이한 셀의 노드 B는 기본 PSC 시퀀스를 위상 이동시킴으로써 차별화될 수 있다. 예컨대, 제1 노드 B의 경우에는 기본 PSC(26)의 시퀀스가 {C0, C1, C2...C831}이다. 제2 노드 B의 PSC(28)는 {C26...C831, C0, C1, C2...C25}이며, 이 시퀀스가 26개의 칩만큼 오프셋되어 있는 것을 제외하고 제1 노드 B의 PSC(26)와 동일하다.

본 발명에서는 832의 PSC 길이를 선택하였지만 이것은 본 명세서에 인용된 예에 관해서 설명의 편의상 선택한 것임을 유의하여야 한다. 응용과 노드 B의 수에 따라서 보다 많은 또는 보다 적은 오프셋과 함께 보다 긴 또는 보다 짧은 PSC 길이를 이용할 수도 있다. 그 외에, 오프셋의 크기는 중요하지 않으며, 오프셋의 길이가 각 노드 B에 대해서 동일할 필요도 없다.

하프칩(half-chip) 오프셋도 가능하다. 그 이유는 대체로 CDMA 수신기는 칩 클록 트랙킹을 위해서 오버샘플링이라고 알려진 기능을 수행하기 때문이다. 오버샘플링이 2라고 하는 것은 그들이 칩 트랙킹을 위해서 칩 n, n+1/2, n+1, n+3/2, n+2, ...에서 상관 처리하는 것을 의미한다. 그 관계는 PSC 시퀀스의 전체 길이를 오프셋 길이로 나누어 통신 시스템에서 복수 개의 상이한 오프셋을 만들어 내는 것이다. PSC 길이가 오프셋 길이에 의해서 짝수로 나누어지지 않으면, 그들 오프셋 중 하나의 오프셋은 길이가 더 길거나 짧아진다. 따라서, 제2 노드 B의 PSC(28)에 관한 시퀀스는 {C26...C831, C0, C1, C2...C25}이다. 이와 같이 하여, 상이한 노드 B들의 PSC 시퀀스들은 그들의 상관 최대값이 시간상 순차적으로 나타날 것이므로 쉽게 구별될 것이다. 수학식 1에 나타내는 바와 같이 32개의 셀(N=32)의 분리도를 위한 시간(또는 칩 분량)은 충분하다.

이 예에서, PSC가 832개 칩의 길이이고 셀의 수가 32개이면 그 결과는 26개 칩의 분리도가 된다. 사용자 장치(UE)는 연속 제공되는 832개의 칩 세그먼트에 관하여 주기적인 상관을 수행함으로써 PSC의 검출을 시도한다. PSC는 5㎳마다 발견되어, DwPTS를 찾을 수 있는 불확실성을 N=32개의 가능성으로까지 감소시킬 수 있다. 본 발명의 이 실시예를 이용하면, 종래 기술의 시스템에 의해서 현재 규정된 DwPTS는 유지하고, DwPTS의 현재의 N=32개의 DL 동기 시퀀스는 2차 동기 코드(SSC)로서 동작한다.

도 7을 참조하면, 제1 노드 B의 상관이 수행되고, 832개 칩의 연속 제공 창(sliding window)을 이용하여 제2 노드 B의 상관이 수행된다. 도 5의 이 예에서는 노드 B들은 1개의 "시간 오프셋"만큼 분리되고, 그 상관들은 26개의 칩만큼 떨어져서 발생할 것이다. 물론, 또 다른 노드 B들도 도 5의 제1 노드 B와 제2 노드 B에 관하여 도시한 것과 같은 방식으로 시간 영역에서 분리될 것이다. PSC는 단순한 DL 동기 시퀀스보다 10 ×log (832/64)=11.1dB 높은 확산 이득을 갖는다. 그의 길이 때문에, 교차 상관의 문제는 현재의 짧은 DL 동기 시퀀스의 경우보다 발생 가능성이 매우 적다.

PSC에 관하여 주기적인[즉, 랩 어라운드(wrap-around)의] 상관이 수행되어야 하기 때문에, PSC는 주기적으로 잘 상관 처리하도록 설계되는 것이 바람직하다.

당해 기술 분야의 숙련자가 인식하고 있는 바와 같이, 파라미터 N과 파라미터 M은 이 명세서에서 특정값으로 특히 정해졌지만, 이들 파라미터는 특정한 응용에 관하여 원하는 대로 변경되어도 된다. 예컨대, 인접하는 노드 B들을 분리하는데에는 N=16으로도 충분하지만, 이 값은 원하는 대로 더 커도 되고 더 작아도 된다.

본 발명을 이용하면, PSC에 관한 전체 상관의 결과는 5㎳ 주기당 6400 ×832+ 32 ×32 ×64 = 5,324,800 + 65,535 = 5,390,335회의 연산이 되며, 이것은 현재 수행되고 있는 5㎳ 주기당 13,107,200회의 연산보다 2.5배 낮다. 16∼32배만큼 복잡도를 더 감소시킬 수 있는 계층 기반의 코드와 같은 감소된 복잡도의 PSC를 이용할 수 있다면, 본 발명의 의한 셀 검색 방법 및 시스템의 총 복잡도는 5㎳ 주기당 171,000∼350,000회의 연산까지 감소될 수 있다.

도 8을 참조하면, 본 발명의 제2 실시예의 하위프레임(50)이 도시되어 있다. 이 하위프레임(50)은 P-CCPCH(52), DwPTS(54), GP(56), UpPTS(58) 및 복수 개의 데이터 시간슬롯(60a∼60n)을 포함하고 있다. 이 실시예의 하위프레임(50)은 PSC(62)를 포함하도록 변형된 DwPTS(54)를 포함하고 있다. PSC(62)는 이 경우의 PSC가 보다 짧은(즉, 64개의 칩 분량에 불과) 것을 제외하고는 도 4에 도시한 바와 같은 방식으로 DwPTS(54) 안에 포함되어 있다. 이어서, 사용자 장치(UE)는 DwPTS(54) 내의 PSC(62)와 (SSC로서의) DL 동기 시퀀스를 수신할 것이다. 이 실시예의 DwPTS(54)의 PSC(62)에 관해서는 64개의 칩만을 이용할 수 있으므로, 이 실시예는 효율이 다소 낮다.

양호한 실시예를 통해서 본 발명을 설명하였지만, 특허청구범위에 개시된 본 발명의 범위 이내에 있는 그 밖의 변경이 당해 기술 분야의 숙련자에게 명확해질 것이다.

본 발명을 이용하면, PSC에 관한 전체 상관의 결과는 현재 수행되고 있는 연산수보다 상당히 높은 효율을 나타낸다. 16∼32배만큼 복잡도를 더 감소시킬 수 있는 계층 기반의 코드와 같은 감소된 복잡도의 PSC를 이용할 수 있다면, 본 발명의 의한 셀 검색 방법 및 시스템의 총 복잡도는 예컨대, 5㎳ 주기당 171,000∼350,000회의 연산까지 감소될 수 있다.

Claims (2)

1. 무선 시분할 전이중/코드 분할 다중 접속(TDD/CDMA) 방식에서의 전송을 위한 노드 B에 있어서,

   1차 동기 코드(PSC)를 포함하는 1차 공통 제어 물리 채널(P-CCPCH)을 발생시키고, 적어도 하나의 2차 동기 코드(SSC)를 포함하는 하향링크 파일럿 시간슬롯(DwPTS)을 발생시키는 칩 시퀀스 발생기로서, 상기 1차 동기 코드(PSC)는 상기 2차 동기 코드(SSC)의 위치를 표시하는 것인 칩 시퀀스 발생기와,

   상기 1차 공통 제어 물리 채널(P-CCPCH)과 상기 하향링크 파일럿 시간슬롯(DwPTS)을 적절한 시간슬롯에 배치하고 데이터 스트림을 생성하기 위한 제어기와,

   상기 데이터 스트림을 송신하기 위한 송신기를 구비하는 것인 노드 B.
2. 무선 시분할 전이중/코드 분할 다중 접속(TDD/CDMA) 방식에서의 전송을 위한 시분할 전이중(TDD) 노드 B에 있어서,

   1차 동기 코드(PSC)를 갖는 1차 공통 제어 물리 채널(P-CCPCH)을 포함하는 복수 개의 시퀀스를 발생시키는 발생기로서, 상기 1차 동기 코드(PSC)는 상기 발생기에 의해서 발생되는 하향링크 파일럿 시간슬롯(DwPTS) 내에 있는 후속의 2차 동기 코드(SSC)의 위치를 표시하는 것인 발생기와,

   데이터 스트림을 생성하도록 상기 1차 공통 제어 물리 채널(P-CCPCH)을 제1시간슬롯에 배치하고 상기 하향링크 파일럿 시간슬롯(DwPTS)을 상기 제1 시간슬롯 이후에 위치하고 있는 제2 시간슬롯에 배치하기 위한 제어기와,

   상기 데이터 스트림을 송신하기 위한 송신기를 구비하는 것인 시분할 전이중(TDD) 노드 B.