KR20040013600A - 횡전계모드 액정표시소자 - Google Patents

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Abstract

본 발명의 횡전계모드 액정표시소자는 데이터라인과 게이트라인에 의해 정의되며, 내부에 복수의 공통전극과 화소전극이 실질적으로 평행하게 배열되어 횡전계를 형성하고 입력되는 신호에 따라 구동소자가 작동하여 액정을 구동시키는 복수의 화소와 상기 화소의 최외각에 배열된 공통전극과 적어도 오버랩되도록 배열되어 상기 공통전극과 축적용량을 생성하는 축적용량전극으로 구성된다. 상기 축적용량의 생성에 의해 공통라인과 화소전극라인의 오버랩영역을 감소시킬 수 있게 되며, 그 결과 개구율을 향상시킬 수 있게 된다.

Description

횡전계모드 액정표시소자{IN PLANE SWITCHING MODE LIQUID CRYSTAL DISPLAY DEVICE}
본 발명은 횡전계모드 액정표시소자에 관한 것으로, 특히 화소의 최외각 공통전극 위에 축적용량용 전극을 형성하여 화소내에 배열되는 공통라인과 화소전극라인의 폭을 감소시킴으로써 개구율을 향상시킬 수 있는 횡전계모드 액정표시소자에 관한 것이다.
근래, 핸드폰(Mobile Phone), PDA, 노트북컴퓨터와 같은 각종 휴대용 전자기기가 발전함에 따라 이에 적용할 수 있는 경박단소용의 평판표시장치(Flat Panel Display Device)에 대한 요구가 점차 증대되고 있다. 이러한 평판표시장치로는 LCD(Liquid Crystal Display), PDP(Plasma Display Panel), FED(Field Emission Display), VFD(Vacuum Fluorescent Display) 등이 활발히 연구되고 있지만, 양산화 기술, 구동수단의 용이성, 고화질의 구현이라는 이유로 인해 현재에는 액정표시소자(LCD)가 각광을 받고 있다.
이러한 액정표시소자는 액정분자의 배열에 따라 다양한 표시모드가 존재하지만, 현재에는 흑백표시가 용이하고 응답속도가 빠르며 구동전압이 낮다는 장점때문에 주로 TN모드의 액정표시소자가 사용되고 있다. 이러한 TN모드 액정표시소자에서는 기판과 수평하게 배향된 액정분자가 전압이 인가될 때 기판과 거의 수직으로 배향된다. 따라서, 액정분자의 굴절율 이방성(refractive anisotropy)에 의해 전압의 인가시 시야각이 좁아진다는 문제가 있었다.
이러한 시야각문제를 해결하기 위해, 근래 광시야각특성(wide viewing angle characteristic)을 갖는 각종 모드의 액정표시소자가 제안되고 있지만, 그중에서도 횡전계모드(In Plane Switching Mode)의 액정표시소자가 실제 양산에 적용되어 생산되고 있다. 상기 IPS모드 액정표시소자는 전압을 인가했을 때 평면상의 횡전계를 형성하여 액정분자를 평면상으로 배향함으로써 시야각특성을 향상시킨 것으로, 도 1에 그 기본적인 개념이 도시되어 있다.
도 1(a)에 도시된 바와 같이, IPS모드의 액정패널(1)에서는 공통전극(5)과 화소전극(7)이 화소내에 평행하게 배열된다. 화소전극(7)에 전압이 인가되지 않았을 때(신호의 입력이 없을 때) 액정분자(3)는 상기 공통전극(5) 및 화소전극(7)과 실질적으로 평행하게 배치되어 있다. 엄밀하게 얘기하자면, 상기 액정분자(3)는 공통전극(5) 및 화소전극(7)의 연장방향과는 일정한 각도로 배향된다. 액정분자(3)가 공통전극(5) 및 화소전극(7)과 완전히 평행하게 배향되는 경우 액정분자의 회전방향이 일정하게 되지 않게 되므로, 화소전극(7)에 중간계조의 신호가 인가되는 경우 액정층 전체에 걸쳐서 액정분자의 배향이 불균일하게 된다. 따라서, 상기와 같이 실제 액정분자(3)는 공통전극(5) 및 화소전극(7)과 일정한 각도로 배향되어야만 하지만, 도면에서는 설명의 편의를 위해 액정분자(3)가 공통전극(5) 및 화소전극(7)과 평행하게 배향되어 있다.
상기와 같이 액정분자(3)가 공통전극(5) 및 화소전극(7)과 실질적으로 평행하게 배향된 액정패널(1)의 화소전극(7)에 도 1(b)에 도시된 바와 같이 전압을 인가하면(즉, 신호를 인가하면), 공통전극(5)과 화소전극(7) 사이에는 액정패널(1)과실질적으로 평행한 횡전계(9)가 발생하며, 액정분자(3)는 상기 횡전계(9)를 따라 회전하게 된다. 다시 말해서, 전압이 인가되는 경우 액정분자(3)는 횡전계(9)를 따라 동일 평면상에서 회전하게 되며, 그 결과 액정분자(3)의 굴절율 이방성에 의한 계조반전을 방지할 수 있게 된다.
도 2는 상기와 같은 IPS모드가 적용된 액정패널의 한화소(복수의 화소중 (n,m)번째 화소)의 구조를 나타내는 평면도이며, 도 3(a)는 도 2의 I-I'선 단면도이고 도 3(b)는 도 2의 II-II'선 단면도이다.
도 2에 도시된 바와 같이, 액정패널(1)의 화소는 종횡으로 배치된 게이트라인(3a,3b) 및 데이터라인(4a,4b)에 의해 정의된다. 도면에는 비록 이러한 IPS모드 액정표시패널의 한화소만을 도시하고 있지만, 실제의 액정패널(1)에는 상기한 게이트라인(3a,3b)과 데이터라인(4a,4b)이 복수개 배치되어 액정패널(1) 전체에 걸쳐서 복수의 화소를 형성한다. 상기 화소내의 게이트라인(3a)과 데이터라인(4a)의 교차영역에는 박막트랜지스터(10)가 형성되어 있다. 상기 박막트랜지스터(10)는 게이트라인(3a)으로부터 주사신호가 인가되는 게이트전극(12)과, 상기 게이트전극(12) 위에 형성되어 주사신호가 인가됨에 따라 활성화되어 채널층을 형성하는 반도체층(13)과, 상기 반도체층(13) 위에 형성되어 데이터라인(4a)을 통해 화상신호와 같은 신호가 인가되는 소스전극(14) 및 드레인전극(15)으로 구성되어 외부로부터 입력되는 신호를 액정층(50)에 인가한다.
화소내에는 데이터라인(4a,4b)과 실질적으로 평행하게 배열된 제1∼제3공통전극(5a∼5c)과 제1 및 제2 화소전극(7a,7b)이 배치되어 있다. 또한, 화소의 상부에는 상기 제1∼제3공통전극(5a∼5c)과 전기적으로 접속되는 공통라인(20)이 게이트라인(3a,3b)과 실질적으로 평행하게 배열되어 있다. 한편, 상기 화소전극(7a,7b)은 화소전극라인(22)에 전기적으로 접속된다. 상기 화소전극라인(22)은 도면에 도시된 바와 같이, 그 일부가 n+1번째 화소의 게이트라인(3b) 및 공통라인(20)과 오버랩되어 있다.
상기 제1∼제3공통전극(5a∼5c)과 화소전극(7a,7b)은 동일 평면상에 형성되지 않는다. 도 3(a)에 도시된 바와 같이 공통전극(5a∼5c)은 투명한 유리 등으로 이루어진 하부기판(30) 위에 형성되어 있으며, 화소전극(7a,7b)은 게이트절연층(32) 위에 형성된다. 한편, 공통전극(5a∼5c)과 화소전극(7a,7b)은 각각 공통라인(20)과 화소전극라인(22)에 접속되기 때문에, 상기 공통라인(20)과 화소전극라인(22)은 역시 하부기판(30) 및 게이트절연층(32) 위에 형성되는 것이 바람직하다.
도면에는 도시하지 않았지만, 박막트랜지스터의 게이트전극(12)은 기판(30) 위에 형성되어 있으며, 반도체층(13)은 게이트절연층(32) 위에 형성되어 있다. 또한, 소스전극(14) 및 드레인전극(15)은 상기 반도체층(13) 위에 형성되어 있다. 화소영역내에 형성되는 공통전극(5a∼5c)과 화소전극(7a,7b)은 각각 박막트랜지스터와는 다른 공정에 의해 형성될 수도 있지만, 동일한 공정에 의해 형성되는 것이 바람직하다. 즉, 공통전극(5a∼5c)은 박막트랜지스터의 게이트전극(12) 공정시 형성되고 화소전극(7a,7b)은 소스전극(14) 및 드레인전극(15) 공정시 형성됨으로써 전체적인 공정을 신속하게 진행할 수 있게 된다.
상기와 같이 구성된 액정패널(1)에서 게이트라인(3a)을 통해 박막트랜지스터(10)로 주사신호가 인가되면 상기 박막트랜지스터(10)가 온되어 데이터라인(4a,4b)을 통해 화상신호가 화소전극(7a,7b)으로 입력되어 상기 공통전극(5a∼5c)과 화소전극(7a,7b) 사이에는 기판과 실질적으로 수평한 횡방향의 전계가 발생하게 되며, 상기 전계방향을 따라 액정분자가 회전하게 된다.
한편, 화소전극(7a,7b)에 화상신호가 입력되는 경우, 전계는 공통전극(5a∼5c)과 화소전극(7a,7b) 사이에서만 발생하는 것이 아니라 화소전극(7a,7b)과 데이터라인(4a,4b) 사이에도 발생하게 된다. 그러나, 화소전극(7a,7b)과 데이터라인(4a,4b) 사이에 발생하는 전계는 화소내의 전체 횡전계를 왜곡하게 되며 이에 따라 신호 인가후의 액정분자가 완전하게 기판과 수평으로 배향되지 않게 되어, 그 결과 수직방향으로의 크로스토크(cross talk)가 발생하게 된다.
이러한 문제를 해결하기 위해서, 제1공통전극(5a)과 제3공통전극(5c)을 각각 상기 제1화소전극(7a)과 n번째 화소의 데이터라인(4a) 사이 및 제2화소전극(7b)과 n+1번째 데이터라인(4b) 사이에 배치하여 데이터라인(4a,4b)으로부터 발생하는 전계를 차단(shielding)해야만 한다. 이 경우, 전계의 효율적인 차단을 위해서는 상기 제1공통전극(5a)과 제3공통전극(5c)을 각각 데이터라인(4a,4b)에 근접하게 배치해야만 한다. 따라서, 상기 제1공통전극(5a)과 데이터라인(4a) 사이의 영역 및 제3공통전극(5c)과 데이터라인(4b) 사이의 영역은 매우 작게 되는데, 실제적으로 이 영역은 액정표시소자의 화상이 표시되지 않는 영역이다.
상부기판(40)상에는 화소내의 박막트랜지스터 영역 및 화소와 화소 사이에 광이 누설되는 것을 방지하기 위한 블랙매트릭스(black matrix;42) 및 실제 컬러를 구현하기 위한 컬러필터층(44)이 형성되어 있으며, 상기 하부기판(30)과 상부기판(40) 사이에 액정층(50)이 형성되어 IPS모드의 액정패널이 완성된다. 블랙매트릭스(42)는 도면에 도시된 바와 같이, 데이터라인(4a,4b) 뿐만 아니라 그 근방의 제1공통전극(5a)과 제3공통전극(5c)까지 연장되어 공통전극(5a,5c)과 데이터라인(4a,4b) 사이의 영역으로 광이 누설되는 것을 방지한다.
상기와 같이 구성된 IPS모드 액정표시소자에서는 액정에 인가되는 전압의 유지특성을 향상시키고 계조표시의 안정성을 향상시키며, 플리커(flicker)현상 및 잔상을 감소시키기 위해 축적용량(storage capacitor)이 필요하게 된다. 이러한 축적용량을 형성하기 위해, 일반적으로 SOG(storage on gate)방식 및 SOC(storage on common)방식의 액정표시소자가 일반적으로 사용되고 있다. SOG방식의 액정표시소자에서는 화소전극라인을 게이트라인과 오버랩되도록 배열하여 상기 화소전극라인과 게이트라인에 의해 축적용량을 형성하며 SOC방식에서는 화소내에 공통라인을 형성하여 화소전극라인을 상기 공통라인과 오버랩되도록 배열하여 상기 화소전극라인과 공통라인에 의해 축적용량을 형성한다.
그러나, 상기와 같은 SOG방식 및 SOC방식의 액정표시소자는 다음과 같은 문제가 있었다. 첫째, SOG방식의 액정표시소자에서는 게이트라인이 설정된 폭으로 형성되기 때문에, 게이트라인과 화소전극라인의 오버랩영역은 한정될 수 밖에 없게 되며, 그 결과 충분한 양의 축적용량을 형성할 수 없게 된다. 둘째, SOC방식의 액정표시소자에서는 공통라인과 화소전극라인의 폭을 크게 하여 충분한 양의 축적용량이 생성되도록 상기 공통라인과 화소전극라인의 오버랩영역을 제어할 수 있지만, 이 경우 넓은 폭의 공통라인과 화소전극라인에 의해 액정표시소자의 개구율이 저하되는 문제가 있었다.
상기와 같은 문제를 해결하기 위해, 근래 제안되고 있는 것이 하이브리드(hybrid)방식의 액정표시소자이다. 상기 하이브리드방식은 SOG방식과 SOC방식의 장점을 결합한 것으로, 화소전극라인을 공통라인 및 게이트라인과 오버랩시킴으로써 충분한 양의 축적용량을 확보하는 것이다.
도 2 및 도3에 도시된 종래 IPS모드 액정표시소자는 이러한 하이브리드 방식의 액정표시소자로서, 공통라인(20)이 n+1번째 화소의 게이트라인(3b) 근방에 배열되어 있으며, 화소전극라인(22)은 n+1번째 화소의 게이트라인(3b) 및 공통라인(20)의 일부와 오버랩되어 있다.
그러나, 상기와 같은 하이브리드 방식 IPS모드 액정표시소자에서도 충분한 축적용량을 확보하기 위해서는 공통라인(20)과 화소전극라인(22)의 폭(t1,t2)을 각각 설정 폭 이상으로 형성해야만 하기 때문에, 개구율 저하를 방지하는데에는 한계가 있었다.
본 발명은 상기한 점을 감안하여 이루어진 것으로, 화소내의 최외각 공통전극 위에 축적용량 형성용 전극을 형성하여 서로 오버랩되는 공통라인과 화소전극라인의 폭을 감소시킴으로써 개구율을 향상시킬 수 있는 횡전계모드 액정표시소자를제공하는 것을 목적으로 한다.
상기한 목적을 달성하기 위해, 본 발명의 일관점에 따른 횡전계모드 액정표시소자는 실질적으로 서로 수직으로 배열되어 복수의 화소를 정의하는 복수의 게이트라인 및 데이터라인과, 각 화소내에 배치된 구동소자와, 상기 화소내에 상기 데이터라인과 실질적으로 평행하게 배열되어 화소내에 횡전계를 발생시키는 제1전극 및 제2전극과, 적어도 일부가 상기 데이터라인과 인접한 제1전극 위에 배열되어 상기 제1전극과 축적용량을 생성하는 제3전극으로 구성된다.
제1전극은 공통라인에 접속되는 공통전극이고 제2전극은 화소전극라인에 접속되는 화소전극이며, 제3전극은 상기 공통전극과 오버랩되어 제1축적용량을 생성하는 축적용량전극이다. 화소전극라인은 화소전극라인 위에 형성되어 제2축적용량을 생성한다.
축적용량전극과 공통전극에 의해 생성되는 축적용량은 축적용량전극의 폭을 조정하여 제어할 수 있으며, 이러한 제1축적용량의 조정에 의해 제2축적용량을 생성하는 화소전극라인과 공통라인을 폭을 감소시켜 횡전계모드 액정표시소자의 개구율을 향상시킬 수 있게 된다.
또한, 본 발명의 다른 관점에 따른 횡전계모드 액정표시소자는 내부에 복수의 제1전극과 제2전극이 실질적으로 평행하게 배열되어 횡전계를 형성하며, 입력되는 신호에 따라 구동소자가 작동하여 액정을 구동시키는 복수의 화소와, 상기 화소의 최외각에 배열된 제1전극과 적어도 오버랩되도록 배열되어 상기 제1전극과 제1축적용량을 형성하는 제3전극으로 구성된다.
도 1은 횡전계모드 액정표시소자의 기본 개념을 나타내는 도면.
도 2는 종래 하이브리드방식 횡전계모드 액정표시소자의 구조를 나타내는 평면도.
도 3(a)는 도 2의 I-I'선 단면도.
도 3(b)는 도 2의 II-II'선 단면도.
도 4는 본 발명에 따른 횡전계모드 액정표시소자의 구조를 나타내는 평면도.
도 5(a)는 도 4의 III-III'선 단면도.
도 5(b)는 도 4의 IV-IV'선 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
101 : 액정패널 103 : 게이트라인
104 : 데이터라인 105 : 공통전극
107 : 화소전극 110 : 박막트랜지스터
112 : 게이트전극 113 : 반도체층
114 : 소스전극 115 : 드레인전극
120 : 공통라인 122 : 화소전극라인
125 : 축적용량전극 127 : 차단전극
129 : 컨택홀 130,140 : 기판
132 : 게이트절연층 134 : 보호층
144 : 컬러필터층 150 : 액정층
일반적으로 IPS모드의 액정표시소자에서는 공통전극과 화소전극 사이의 영역으로 광이 투과한다. 이러한 투과영역은 공통전극과 화소전극의 형성 갯수에 따라 달라지는데, 통상적으로 이 투과영역은 블럭으로 표현된다. 예를 들어, 도 2에 도시된 종래 IPS모드 액정표시소자에는 각각 3개의 공통전극과 2개의 화소전극 형성되어 있으며, 광이 투과되는 광투과영역은 4개로 이루어져 있다. 이와 같이, 투과영역이 4개 형성된 IPS모드 액정표시소자를 통상적으로 4블럭 액정표시소자라 칭한다. 그러나, 이러한 명칭은 단지 설명의 편의를 위해 사용하는 것으로, 액정표시소자의 특정 구조를 한정하기 위한 것은 아니다.
본 발명의 IPS모드 액정표시소자는 4블럭이나 6블럭 혹은 8블럭 IPS모드 액정표시소자 뿐만 아니라 모든 블럭의 액정표시소자에 적용될 수 있을 것이다. 다시 말해서, 본 발명의 IPS모드 액정표시소자에서는 가능하다면 화소내에 어떠한 갯수의 공통전극과 화소전극을 형성할 수도 있을 것이다.
이하의 설명에서는 특정 블럭의 IPS모드 액정표시소자에 대해 설명하고 있지만, 이것은 설명의 편의를 위한 것으로 본 발명의 IPS모드 액정표시소자의 구조를 한정하는 것은 아니다.
일반적으로 하이드리드 방식 IPS모드 액정표시소자에서는 공통라인이 인접하는 화소의 게이트라인과 근접하여 형성되며, 화소전극라인은 서로 인접한 게이트라인 및 공통라인과 오버랩되도록 배열된다. 또한, IPS모드 액정표시소자에서는 한 화소내에 배열되는 복수의 공통전극중에서 최외각 공통전극, 즉 데이터라인과 인접한 공통전극이 중앙영역의 공통전극 보다 더 큰 폭으로 형성된다. 본 발명에서는 하이브리드 방식 IPS모드 액정표시소자의 구조를 변경하여 개구율을 향상시킨다. 이를 위해, 본 발명에서는 데이터라인에 인접하는 공통전극 위에 축적용량전극을 형성하여 축적용량을 생성한다. 이러한 새로운 축적용량은 종래 하이브리드 IPS모드 액정표시소자의 게이트라인과 화소전극라인의 오버랩에 의해 생성되는 축적용량과 대응하는 것으로서, 상기와 같은 공통전극과 축적용량전극의 오버랩에 의해 화소전극라인을 게이트라인과 오버랩시킬 필요가 없으며, 공통라인과 화소전극라인의 오버랩영역을 감소함으로써 화소내에 배열되는 공통라인의 폭을 감소시킬 수 있게 되어 개구율을 향상시킬 수 있게 된다.
또한, 데이터라인에 인접하는 공통전극 위에는 전극을 배열하여 데이터라인과 축적용량전극에 의해 발생하는 전계왜곡을 방지하여 IPS모드 액정표시소자의 불량을 방지한다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 IPS모드 액정표시소자에 대해 더욱 상세히 설명한다.
도 4는 본 발명에 따른 IPS모드 액정표시소자의 구조를 나타내는 평면도이며, 도 5(a)는 도 4의 III-III'선 단면도이고 도 5(b)는 도 4의 IV-IV'선 단면도이다. 상기 도면에 도시된 IPS모드 액정표시소자(101)는 4블럭 액정표시소자이다. 일반적으로 액정표시소자(101)는 복수의 게이트라인(103a,103b) 및 데이터라인(104a,104b)이 배치되어 복수의 화소가 형성되어 있지만, 상기 도면에서는 설명의 편의를 위해 단지 하나의 화소((n,m)번째 화소)만을 도시하였다.
도 4에 도시된 바와 같이, 게이트라인(103a)과 데이터라인(104a)의 교차점에는 박막트랜지스터(110)가 형성되어 있다. 박막트랜지스터(110)는 게이트라인(103a)으로부터 연장된 게이트전극(112)과, 상기 게이트전극(112) 위에 형성된 반도체층(113)과, 상기 데이터라인(104a)으로부터 연장되어 반도체층(113) 위에 배치되는 소스전극(114) 및 드레인전극(115)으로 구성된다.
한편, 화소내에는 3개의 공통전극(105a∼105c)과 2개의 화소전극(107a,107b)이 실질적으로 평행하게 배치되어 있다. 상기 제1∼제3공통전극(105a∼105c)은 인접하는 화소(즉, n+1번째 화소)에 근접하게 배열된 공통라인(120)과 접속되어 있으며, 제1 및 제2화소전극(107a,107b)은 상기 공통라인(120)과 오버랩되도록 배열된 화소전극라인(122)과 접속되어 있다. 도면에서는 상기 화소전극라인(122)이 공통전극(120) 보다 작은 폭으로 형성되어 화소전극라인(122)이 공통라인(120)과 완전하게 오버랩되어 있지만 상기 화소전극라인(122)이 상기 공통라인(120)과 거의 유사한 폭으로 형성되어 그 일부 또는 전부가 상기 공통라인(120)과 오버랩될 수도 있다. 이러한 공통라인(120)과 화소전극라인(122)의 오버랩에 의해 축적용량(Cst1)이 형성된다.
또한, 상기 화소전극라인(122)에는 제1축적용량전극(125a)과 제2축적용량전극(125b)이 접속되어 있다. 도면에 도시된 바와 같이, 상기 제1축적용량전극(125a) 및 제2축적용량전극(125b)은 제1공통전극(105a) 및 제3공통전극(105c) 위에 배열되어, 제1공통전극(105a) 및 제3공통전극(105c)과 축적용량(Cst2,Cst3)을 형성한다.
화소내의 최외각에 배열되는 공통전극, 즉 해당 화소(n번째 화소)의 게이트라인(103a) 근처에 배열되는 제1공통전극(105a) 및 인접 화소(n+1번째 화소)의 게이트라인(103b) 근처에 배열되는 제3공통전극(105c)의 폭(t5)은 화소의 중앙영역에 형성되는 제2공통전극(105b)의 폭(t6) 보다는 크게 형성된다. 통상적으로, 제2공통전극(105b)의 폭(t6)이 약 4㎛이고 제1공통전극(105a) 및 제3공통전극(105c)의 폭(t5)는 약 9㎛이다. 또한, 상기 축적용량전극(125a,125b)의 폭(t7)은 어떠한 크기로 형성할 수도 있지만, 화소전극의 폭(약 4㎛)과 동일하거나 크게, 그리고 제1 및 제3공통전극(105a,105c)의 폭 보다는 작게 형성하여 상기 제1축적용량전극(125a) 및 제2축적용량전극(125b)이 각각 제1공통전극(105a) 및 제3공통전극(105c)과 완전하게 오버랩되는 것이 바람직하다.
도 5(a)에 도시된 바와 같이, 제1∼제3공통전극(105a∼105c)은 유리와 같은 투명물질로 이루어진 하부기판(130) 상에 형성되며, 제1 및 제2화소전극(107a,107b)은 게이트절연층(132) 위에 형성된다. 도면에는 도시하지 않았지만, 박막트랜지스터(110)의 게이트전극(112)은 하부기판(130) 위에 형성되고, 반도체층(113)은 게이트절연층(132) 위에 형성되며, 소스전극(114) 및 드레인전극(115)은 상기 반도체층(113) 위에 형성된다. 상기 제1∼제3공통전극(105a∼105c)은 박막트랜지스터(110)의 게이트전극(112)과 동일한 공정에 의해 동일한 물질로 형성되는 것이 바람직하며, 제1 및 제2화소전극(107a,107b)은 박막트랜지스터(110)의 소스전극(114) 및 드레인전극(115)과 동일한 공정에 의해 동일한 물질로 형성되는 것이 바람직하다. 또한, 제1 및 제2축적용량전극(125a,125b)은 게이트절연층(132) 위에 상기 제1 및제2화소전극(107a,107b)과 동일한 공정에 의해 동일한 물질로 형성되는 것이 바람직하다. 이때, 상기 공통전극(105a∼105c)과 게이트전극(112), 화소전극(107a,107b)과 소스전극(114) 및 드레인전극(115), 축적용량전극(125a,125b)과 화소전극(107a,107b)은 각각 다른 물질로 형성될 수도 있을 것이다.
게이트전극(112)과 공통라인(120)은 Cu, Mo, Ta,, Ti, Al 또는 Al합금 등의 금속을 증착(evaporation) 또는 스퍼터링(sputtering)방법에 의해 적층하고 에천트(stchant)에 의해 에칭한 단일층 또는 복수의 층으로 이루어지며, 소스전극(114)과 드레인전극(115), 화소전극(107a,107b) 및 화소전극라인(122)은 Cr, Mo, Cu, Ta, Ti, Al 또는 Al합금 등의 금속을 스퍼터링이나 증착방법에 의해 적층하고 에천트에 의해 에칭한 단일층 또는 복수의 층으로 이루어진다.
축적용량전극이란 용어는 제1공통전극(105a) 및 제3공통전극(105c)과의 오버랩에 의해 축적용량을 형성하는 기능상의 이유 때문에 붙여진 것이다. 액정표시소자의 구조적인 관점에서 고찰해보면, 상기 축적용량전극(125a,125b)은 화소전극(107a,107b)과 동일한 층에 동일한 물질로 형성되기 때문에 화소전극이라고 불릴 수도 있을 것이다.
상기와 같이, 제1축적용량전극(125a) 및 제2축적용량전극(125b)이 제1공통전극(105a) 및 제3공통전극(105c) 위에 형성됨에 따라 축적용량전극(125a,125b)이 데이터라인(104a,104b)에 인접하게 되며, 그 결과 화소전극(107a,107b)에 인가되는 화상신호(화소전압)에 영향을 주어 공통전극(105a∼105c)과 화소전극(107a,107b)사이에 발생하는 횡전계에 왜곡이 발생하게 된다. 이러한 왜곡을 방지하기 위해, m번재 화소의 데이터라인(104a)과 제1축적용량전극(125a) 사이 및 m+1번째 화소의 데이터라인(104b)과 제2축적용량전극(125b) 사이의 제1공통전극(105a) 및 제3공통전극(105c) 위에는 각각 제1컨택홀(129a) 및 제2컨택홀(129b)를 통해 제1공통전극(105a) 및 제3공통전극(105c)과 전기적으로 접속되는 제1차단전극(127a) 및 제2차단전극(127b)을 형성하여 데이터라인(104a,104b)이 화소전압에 영향을 끼치는 것을 방지한다. 이때, 상기 제1차단전극(127a) 및 제2차단전극(127b)은 박막트랜지스터(110)의 소스전극(114)과 드레인전극(115)의 공정시 형성되는 것이 바람직하다.
한편, 화소전극라인(122)은 공통라인(120) 위에 형성된다. 도 2에 도시된 종래 IPS모드 액정표시소자에서는 화소전극라인이 공통라인 및 n+1번째 화소의 게이트라인과 오버랩되어 있지만, 본 발명의 IPS모드 액정표시소자에서는 도 5(b)에 도시된 바와 같이 상기 화소전극라인(122)이 공통라인(120)과만 오버랩된다. 이때, 화소전극라인(122)과 공통라인(120)의 오버랩에 의해 축적용량(Cst1)이 형성된다.
화소내에 형성되는 총축적용량(Cst)은 상기 화소전극라인(122)과 공통라인(120)의 오버랩에 의해 형성되는 축적용량(Cst1) 및 축적용량전극(125a,125b)과 공통전극(105a,105c)의 오버랩에 의해 형성되는 축적용량(Cst2,Cst3)의 합이다.
이러한 본 발명의 IPS모드 액정표시소자를 도 2에 도시된 종래 하이브리드방식 IPS모드 액정표시소자와 비교해보면, 종래 IPS모드 액정표시소자에서는 화소전극라인이 공통라인 및 게이트라인과 오버랩되는 반면에 본 발명의 IPS모드 액정표시소자에서는 화소전극라인이 공통라인과만 오버랩된다. 따라서, 상기 영역에서의 축적용량에 차이가 발생하지만, 본 발명에서는 축적용량전극(125a,125b)을 형성하여 축적용량을 확보하기 때문에, 전체적인 총축적용량은 동일하게 된다.
이때, 화소전극(122)의 일부는 n+1번째 화소의 게이트라인(103b)과 오버랩될 수도 있다. 그러나, 이 경우에도 공통전극(105a,105b)과 축적용량전극(125a,125b)의 오버랩에 의해 생성되는 축적용량(Cst2,Cst3) 만큼 축적용량(Cst)이 감소되기 때문에, 화소전극라인(122)이 게이트라인(103b) 및 공통라인(120)과 오버랩되는 영역을 감소시킬 수 있을 것이다.
본 발명의 IPS모드 액정표시소자에서는 공통라인(120)과 화소전극라인(122) 사이의 축적용량(Cst1) 및 공통전극(105a,105c)과 축적용량전극(125a,125b) 사이의 축적용량(Cst2,Cst3)의 크기를 임의로 조정할 수 있다. 액정표시소자의 개구율 향상을 위해서는 화소내에 배열되는 공통라인(120)의 폭(t3)을 작게 하는 것이 바람직하므로, 공통라인(120)과 화소전극라인(122)의 오버랩영역을 작게 하여 축적용량(Cst1)의 크기를 감소시키고 공통전극(105a,105c)과 축적용량전극(125a,125b) 사이의 오버랩영역을 크게 하여 축적용량(Cst2,Cst3)의 크기를 증가시키는 것이 바람직할 것이다. 이때, 공통전극(105a,105c)과 축적용량전극(125a,125b) 사이의 오버랩영역은 특정 크기로 한정된다. 그 이유는 공통전극(105a,105c) 위에는 축적용량전극(125a,125b)만이 배열되는 것이 아니라 차단전극(127a,127b) 역시 배열되기 때문에, 축적용량전극(125a,125b)의 폭(t7)과차단전극(127a,127b)의 폭(t8)의 합이 상기 공통전극(105a,105c)의 폭(t5)을 초과해서는 안되기 때문이다. 또한, 축적용량전극(125a,125b)이 상기 공통전극(105a,105c) 위에 배열될 때, 제1공통전극(105a)과 제1화소전극(107a) 사이 및 제3공통전극(105c)과 제2화소전극(107b) 사이에는 횡전계가 형성되어야만 하기 때문에, 상기 제1공통전극(105a)의 제1화소전극(107a)쪽의 일부 영역 위 및 제3공통전극(105c)의 제2화소전극(107b)쪽의 일부 영역 위에는 축적용량전극(125a,125b)이 형성되지 않아야만 한다. 더욱이, 제1축적용량전극(125a) 및 제2축적용량전극(125b)은 각각 제1차단전극(127a) 및 제2차단전극(127b)과 일정 간격을 두고 배열되어야만 한다. 따라서, 상기 공통전극(105a,105c) 위에 형성되는 축적용량전극(125a,125b)의 폭(t7)은 특정 크기 이내로 한정되어야만 하며, 그 결과 공통전극(105a,105c)과 축적용량전극(125a,125b)의 오버랩영역 역시 특정 넓이 이내로 한정되어야만 한다.
차단전극(127a,127b)의 폭은 데이터라인(104a,104b)에 의한 화소전압의 영향을 차단할 수 있다면 어떠한 크기로도 형성될 수 있다. 이러한 점을 감안하여, 본 발명에서는 축적용량전극(125a,125b)의 폭(t7)을 약 4㎛ 이상으로 형성하였다. 약 4㎛의 폭에 의해 축적용량전극(125a,125b)과 공통전극(105a,105c) 사이에 형성되는 축적용량의 크기는 도 2에 도시된 하이브리드방식 액정표시소자에서 화소전극라인과 게이트라인의 오버랩에 의해 형성되는 축적용량의 크기와 거의 유사하게 된다.
상기 축적용량전극(125a,125b)의 폭(t7)을 증가시킴에 따라 축적용량(Cst2,Cst3)이 증가하게 되어 공통라인(120)과 화소전극라인(122)의 오버랩영역을 감소시킬 수 있게 된다. 그 결과, 공통라인(120)과 화소전극라인(122)의 폭(t4)을 감소시킬 수 있게 되어, 액정표시소자의 개구율을 향상시킬 수 있게 된다.
상기한 본 발명의 설명의 구성요소들인 공통전극(105a∼105c), 화소전극(107a,107b), 공통라인(120), 화소전극라인(122), 차단전극(127a,127b) 등이 모두 특정 층위에 형성되어 있지만, 본 발명의 구성요소들이 이러한 특정층에 한정되는 것은 아니다. 예를 들어, 공통전극(105a∼105c) 및 공통라인(120)은 하부기판위 뿐만 아니라 게이트절연층(132)이나 보호층(134) 위에 형성될 수 있으며, 화소전극(107a,107b)과 화소전극라인(122)은 게이트절연층(132) 뿐만 아니라 보호층(134) 위에도 형성될 수 있다. 또한, 공통전극(105a∼105c)과 공통라인(120)은 화소전극(107a,107b)과 화소전극라인(122)과 다른 층 위에 형성될 수도 있지만 동일한 층 위에 형성될 수도 있을 것이다.
상술한 바와 같이, 본 발명의 IPS모드 액정표시소자에서는 화소내의 최외각 공통전극 상에 축적용량전극(또는 화소전극)을 형성함으로써 축적용량을 생성한다. 따라서, 하이브리드방식 IPS모드 액정표시소자에서 화소전극라인을 게이트라인과 오버랩시킬 필요가 없으며, 공통전극과 오버랩되는 축적용량전극의 폭을 조정하여 축적용량의 크기를 조정함으로써 공통라인과 화소전극라인의 오버랩영역을 감소시킬 수 있게 된다. 따라서, 공통라인과 화소전극라인의 폭 감소가 가능하게 되며, 그 결과 IPS모드 액정표시소자의 개구율을 향상시킬 수 있게 된다.

Claims (15)

  1. 실질적으로 서로 수직으로 배열되어 복수의 화소를 정의하는 복수의 게이트라인 및 데이터라인;
    각 화소내에 배치된 구동소자;
    상기 화소내에 상기 데이터라인과 실질적으로 평행하게 배열되어 화소내에 횡전계를 발생시키는 제1전극 및 제2전극; 및
    적어도 일부가 상기 데이터라인과 인접한 제1전극 위에 배열되어 상기 제1전극과 축적용량을 생성하는 제3전극으로 구성된 횡전계모드 액정표시소자.
  2. 제1항에 있어서, 상기 제1전극은 공통전극이고 제2전극은 화소전극인 것을 특징으로 하는 횡전계모드 액정표시소자.
  3. 제1항에 있어서, 상기 제3전극의 폭은 제1전극의 폭 보다 작은 것을 특징으로 하는 횡전계모드 액정표시소자.
  4. 제1항에 있어서,
    상기 제1전극이 접속되는 제1라인; 및
    상기 제2전극이 접속되는 제2라인을 추가로 포함하는 것을 특징으로 하는 횡전계모드 액정표시소자.
  5. 제4항에 있어서, 상기 제1라인은 공통라인이고 제2라인은 화소전극라인인 것을 특징으로 하는 횡전계모드 액정표시소자.
  6. 제4항에 있어서, 상기 제2라인의 적어도 일부가 제1라인 위에 배열되어 축적용량을 형성하는 것을 특징으로 하는 횡전계모드 액정표시소자.
  7. 제4항에 있어서, 상기 제2라인의 적어도 일부가 인접 화소의 게이트라인 위에 배열되는 것을 특징으로 하는 횡전계모드 액정표시소자.
  8. 제1항에 있어서, 상기 데이터라인과 제2전극 사이에 배열되어 데이터라인에 의한 전계왜곡을 차단하는 제4전극을 추가로 포함하는 것을 특징으로 하는 횡전계모드 액정표시소자.
  9. 제8항에 있어서, 상기 제4전극은 데이터라인과 인접한 제1전극 위에 형성되는 것을 특징으로 하는 횡전계모드 액정표시소자.
  10. 제8항에 있어서, 상기 제1전극과 제4전극을 전기적으로 접속시키는 컨택홀을 추가로 포함하는 것을 특징으로 하는 횡전계모드 액정표시소자.
  11. 제1항에 있어서, 상기 박막트랜지스터는,
    기판위에 형성된 게이트전극;
    상기 게이트전극이 형성된 기판 전체에 걸쳐 적층된 절연층;
    상기 절연층 위에 형성된 반도체층;
    상기 반도체층 위에 형성된 소스전극 및 드레인전극; 및
    상기 소스전극 및 드레인전극이 형성된 기판 전체에 걸쳐 적층된 보호층으로 이루어진 것을 특징으로 하는 횡전계모드 액정표시소자.
  12. 데이터라인과 게이트라인에 의해 정의되며, 내부에 복수의 제1전극과 제2전극이 실질적으로 평행하게 배열되어 횡전계를 형성하고 입력되는 신호에 따라 구동소자가 작동하여 액정을 구동시키는 복수의 화소; 및
    상기 화소의 최외각에 배열된 제1전극과 적어도 오버랩되도록 배열되어 상기 제1전극과 제1축적용량을 형성하는 제3전극으로 구성된 횡전계모드 액정표시소자.
  13. 제12항에 있어서,
    상기 화소내에 형성되며 제1전극과 접속된 제1라인; 및
    적어도 일부가 상기 제1라인과 오버랩되도록 배열되며 제2전극과 접속된 제2라인을 추가로 포함하는 것을 특징으로 하는 횡전계모드 액정표시소자.
  14. 제13항에 있어서, 상기 제2라인의 적어도 일부가 게이트라인과 오버랩되는것을 특징으로 하는 횡전계모드 액정표시소자.
  15. 제12항에 있어서, 상기 제3전극 근처에 형성되어 횡전계의 왜곡을 방지하는 제4전극을 추가로 포함하는 것을 특징으로 하는 횡전계모드 액정표시소자.
KR1020020046598A 2002-08-07 2002-08-07 횡전계모드 액정표시소자 KR100899625B1 (ko)

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