KR20040012852A - 광대역 전압 제어형 수정 발진기 - Google Patents

Abstract

본 발명의 전압 제어형 콜피츠 수정 발진기는 제1 수정과, 포지티브 피드백을 제공하도록 상기 제1 수정과 결합되어 있고 출력 발진 신호를 생성하는 트랜지스터와, 상기 제1 수정과 결합되어 있고 자신이 대응하여 변화할 때 상기 발진 신호의 주파수를 변화시키는 가변 커패시턴스와, 상기 가변 커패시턴스와 상기 제1 수정을 포함하는 공진 회로 내에 소정의 값으로 결합되어 있고 상기 발진 신호의 주파수에 대해 적어도 0.4 %의 풀링 범위를 제공하는 제1 인덕턴스를 포함한다. 본 발명의 일실시예에 있어서, 상기 제1 수정과 결합되어 있고 상기 공진 회로 내에 포함되어 있는 제2 수정을 더 포함한다. 또한, 상기 공진 회로 내에서 상기 제1 수정과 결합되어 있고 상기 제1 수정의 Q 특성을 감소시켜 상기 발진기의 풀링 범위를 증가시키는 에너지 소산 임피던스를 더 포함한다. 상기 제1 인덕턴스는 상기 제1 수정 및 상기 에너지 소산 임피던스로부터 각각 상기 제2 수정을 격리시켜 상기 제2 수정의 Q 특성에 대한 상기 에너지 소산 임피던스의 영향을 감소시킨다.

Description

광대역 전압 제어형 수정 발진기{WIDE BAND VOLTAGE CONTROLLED CRYSTAL OSCILLATOR}

수정 발진기 또는 수정 발진 회로는 그 기술 분야에서 잘 알려져 있다. 수정 발진기의 특성 중 하나는 매우 안정적인 동작을 제공할 수 있다는 것이다. 그러한 것으로서, 수정 발진 회로의 매우 안정적인 동작이 가장 잘 알려져 있다. 또한, 수정 발진기는 저 위상 잡음 성능을 제공한다. 더욱이, 수정 발진기는 비용이 저렴하고, Q가 높은 소형의 수정을 가지고 있다. 그러나, 기존의 수정 발진기는 광대역 동작을 제공할 수 없다(즉, 풀링 범위(pulling range)가 좁다)는 결점을 가지고 있다.

본 발명은 전압으로 주파수를 제어할 수 있고, 따라서 발진기의 동작 주파수를 소정의 주파수 대역 내에서 자유롭게 선택할 수 있는 타입의 수정 발진기에 관한 것이다. 그 소정의 주파수 대역은 통상 발진기 및/또는 발진기 구성 요소에 의해 정의된다. 이러한 타입의 수정 발진기는 전압 제어형 수정 발진기(VCXO)로 알려져 있다.

VCXO의 동작 주파수 범위는 동작 주파수 대역 또는 동조 범위라고 부를 수 있다. VCXO는 통상 상위(최대) 및 하위(최소) 동작 주파수가 VCXO의 풀링 범위인 중심 동작 주파수를 갖는다. 종래의 전압 제어형 수정 발진기는 약 0.05 %보다 크게 풀링될 수 없다(예컨대, 10 MHz 수정의 경우 +/- 2.5 KHz 풀링)는 문제점을 가지고 있다.

따라서, 종래의 전압 제어형 수정 발진기보다 넓은 풀링 범위를 제공하는 전압 제어형 수정 발진기가 요구된다.

본 발명은 수정 발진기에 관한 것으로서, 더 구체적으로는 전압 제어형 수정 발진기에 관한 것이다.

첨부한 도면과 함께 이하의 본 발명의 예시적인 실시예에 대한 설명을 참조하면, 본 발명의 전술한 특징 및 이점과 그 밖의 특징 및 이점 그리고 그 달성 방법이 더욱 명백해질 뿐만 아니라, 본 발명도 보다 명확하게 이해할 수 있을 것이다.

도 1은 쿼츠 수정의 전기적인 모델을 도시하는 도면이다.

도 2는 본 발명의 원리에 따른 예시적인 전압 제어형 수정 발진기의 블록도이다.

도 3은 본 발명의 원리에 따른 단일 수정 전압 제어형 수정 발진기의 예시적인 실시예의 전기적인 구성도이다.

도 4는 본 발명의 원리에 따른 단일 수정 전압 제어형 수정 발진기의 탱크 회로부에 커패시턴스를 부가하는 방법을 도시하는 전기적인 구성도이다.

도 5는 본 발명의 원리에 따른 이중 수정 전압 제어형 수정 발진기의 예시적인 실시예의 전기적인 구성도이다.

도 6은 다양한 구성 요소에 대한 예시적인 값을 보여주는 도 5의 전기적인 구성도이다.

도 7은 단일 수정 전압 제어형 수정 발진기의 인덕턴스 대 주파수 풀링을 도시하는 그래프이다.

도 8은 이중 수정 전압 제어형 수정 발진기의 커패시턴스 대 주파수 풀링을 도시하는 그래프이다.

도 9는 이중 수정 전압 제어형 수정 발진기의 동조 전압 대 주파수 변화(풀링)를 도시하는 그래프이다.

도 10은 본 발명의 원리에 따른 이중 수정 전압 제어형 수정 발진기의 다른 예시적인 실시예의 전기적인 구성도이다.

일부 도면에 있어서 대응하는 구성 요소에는 대응하는 참조 번호를 부여하였다.

본 발명은 전압 제어형 수정 발진기(VCXO)이다. 단일 또는 이중 수정은 인덕턴스 및/또는 커패시턴스로 개별적으로 동조됨으로써 넓은 풀링 범위를 제공한다. 본 발명의 VCXO는 넓은 풀링 범위, 통상 그 공칭 공진 주파수의 1.2 %보다 양호한 범위에 걸친 안정적인 주파수 출력을 제공한다.

본 발명의 제1 형태에 따르면, 제1 수정과, 상기 제1 수정과 병렬로 배치되어 있는 제2 수정과, 상기 제1 수정과 관련된 제1 리액턴스와, 상기 제2 수정과 관련된 제2 리액턴스와, 상기 제1 및 제2 수정과 통신하고 발진 신호를 출력하는 트랜지스터 회로를 포함하는 전압 제어형 수정 발진기가 제공된다.

본 발명의 제2 형태에 따르면, 제1 수정과 제2 수정이 병렬로 배치되어 있고 수정 발진 신호를 제공하기 위한 수정 공진기 수단과, 상기 제1 수정과 관련되어 있고 상기 제1 수정을 동조시키기 위한 제1 리액턴스 수단과, 상기 제2 수정과 관련되어 있고 상기 제2 수정을 동조시키기 위한 제2 리액턴스 수단과, 상기 수정 공진기 수단과 통신하고 상기 수정 발진 신호에 응답하여 발진 신호를 출력하기 위한 트랜지스터 수단을 포함하는 전압 제어형 수정 발진기가 제공된다.

본 발명의 제3 형태에 따르면, 제1 수정과 제2 수정이 병렬로 배치되어 있는 수정 공진기 구조를 제공하는 단계와, 상기 제1 수정과 관련된 제1 리액턴스를 제공하는 단계와, 상기 제2 수정과 관련된 제2 리액턴스를 제공하는 단계와, 상기 수정 공진기 구조와 상기 제1 및 제2 리액턴스로부터 수정 발진 신호를 생성하는 단계와, 상기 수정 공진기 구조와 통신하고 상기 수정 발진 신호에 응답하여 발진 신호를 출력하는 트랜지스터 회로를 제공하는 단계를 포함하는 발진 신호 생성 방법이 제공된다.

제한없이, 본 발명은 임펄스 전송을 채용한 대역 확산 통신 시스템(예컨대, 시간 도메인 대역 확산, 주파수 호핑 대역 확산, 직접 시퀀스 대역 확산 시스템)에서 대역 확산 코드를 빠르고 쉽게 추적하고 획득하기 위한 용도를 갖는다. 게다가, 제한없이, 이러한 기술은 SONET, ATM 및/또는 ETHERNET 기반 시스템에서 클록 복원에 채용될 수 있다. 또한, 본 발명의 다양한 실시예가 콜피츠형 발진기에 대해 개시되어 있지만, 본 발명을 다른 타입의 발진기, 예컨대 피어스 발진기, 클랩 발진기, 하틀레이 발진기 등에 적용할 수 있다는 것을 알아야 한다.

도 1에는 쿼츠 수정의 전기적인 등가 회로(20)가 도시되어 있고, 이를 참조한다. 쿼츠 수정의 전기적인 등가 회로(20)는 제1 단자(22)와 제2 단자(24)를 갖는다.

구체적으로, 쿼츠 수정의 전기적인 등가 회로(20)는 인덕터(26)로 표시되는 인덕턴스("모셔널 인덕턴스"라고 부름), 커패시터(30)로 표시되는 커패시턴스("모셔널 커패시턴스"라고 부름), 그리고 저항(28)으로 표시되는 레지스턴스(저항(28)으로 표시되는 기계적인 손실)를 갖는다. 인덕터(26), 커패시턴스(30) 및 저항(28)은 직렬 성분을 포함한다. 쿼츠 수정의 전기적인 등가 회로(20)는 또한 커패시터(32)로 표시되는 분로 커패시턴스를 갖는다. 분로 커패시턴스(32)는 전극 커패시턴스와 홀더(즉, 수정을 포함하는 경우) 커패시턴스의 합으로서 정의된다. 분로 커패시턴스는 수정을 직렬 공진 주파수 이상에서 동작시키는 데에 있어서 중요하다. 커패시터(32)는 병렬 성분을 포함한다. 따라서 커패시터(32)는 직렬 성분과 병렬로 결합되어 있다.

여러가지 공식 및/또는 항등식을 용이하게 표현하기 위해서, 인덕터(26)는 L₁, 모셔널 커패시턴스(30)는 C₁, 저항(28)은 R₁, 그리고 분로 커패시터(32)는 C₀으로 표시할 수 있다.

쿼츠 수정의 전기적인 등가 회로(이하, 쿼츠 수정이라고 약칭함)의 가능한동작 모드는 두가지로서, 직렬 공진 모드와 병렬 공진 모드이다. 쿼츠 수정(20)의 발진 주파수 및 관련 파라미터는 다음의 수학식 1, 수학식 2 및 수학식 3으로 주어진다.

구체적으로, 쿼츠 수정(20)의 직렬 공진(즉, 직렬 공진 주파수) f_s는 다음의 수학식 1로 주어진다.

직렬 공진 지점은 최소 임피던스 지점이다. 달리 말하자면, 최저 수정 임피던스는 직렬 공진 주파수에서 나타난다.

쿼츠 수정(20)의 병렬 공진 지점(즉, 병렬 공진 주파수) f_p는 최대 임피던스 지점이다. 달리 말하자면, 최고 수정 임피던스는 병렬 공진 주파수에서 나타난다. 병렬 공진은 이하의 수학식 2로 주어진다. 또한 수학식 3도 제공된다. 구체적으로, 병렬 공진 주파수 f_p는 다음의 수학식 2로 주어진다.

병렬 모드 동작에 이용할 수 있는 수정은 특정 부하의 커패시턴스(도시 생략)를 (쿼츠 수정(20)과 병렬로 하기보다는) 쿼츠 수정(20)과 직렬로 하여 이용함으로써 직렬 모드 동작에 이용할 수 있다. 쿼츠 수정(20)의 공진 주파수는 병렬 또는 직렬 트리밍 커패시턴스(커패시터(들))를 적절하게 부가함으로써 약간 조정할 수 있다.

이제, 본 발명의 원리에 따른 전압 제어형 수정 발진기(VCXO)(40)의 블록도인 도 2를 참조한다. VCXO(40)는 입력(41)과 출력(46)을 갖는다. 입력(41)은 물리적인 단자 등이나 그 물리적인 단자에 나타나는 입력 신호를 나타낸다. 입력(41)은 수정 회로(42)와 통신한다. 수정 회로(42)는 효과적으로 공진기 구조를 제공한다. 수정 회로(42)는 트랜지스터 회로(44)에 결합되어 있다. 트랜지스터 회로(44)는 효과적으로 발진기 구조를 제공한다. 수정 회로(42)는 트랜지스터 회로(44)에 공진 입력을 제공한다. 일형태로서, 그 발진기 구조는 콜피츠 발진기인데, 더 구체적으로는 표준 콜피츠 발진기를 변형한 것이다. 그러나, 본 발명을 다른 타입의 발진기 구성과 함께 이용할 수 있다는 것을 알아야 한다. 출력(46)은 트랜지스터 회로(44)에 결합되어 있다. 출력(46)은 물리적인 단자 등이나 그 물리적인 단자에 나타나는 발진기 출력 신호를 나타낸다.

이제, 본 발명의 원리에 따른 예시적인 단일 수정 VCXO의 실시예(50)의 전기적인 구성도인 도 3을 참조한다. VCXO(50)는 트랜지스터 회로(44)와 같은 트랜지스터 회로(52)를 포함한다. 트랜지스터 회로(52)는 변형된 콜피츠 발진기를 형성하며 출력(46)과 같은 출력(60)을 갖는다. VCXO(50)는 또한 수정 회로(42)와 같은 수정회로(54)를 포함한다. 수정 회로(54)는 트랜지스터 회로(52)에 결합되어 있다. 트랜지스터 회로(52)에는 전압원(56)이 결합되어 있다.

구체적으로, 트랜지스터 회로(52)는 NPN 트랜지스터 Q1과, 선택 가능한 커패시턴스의 커패시터 C2 및 C3으로 형성되는 분압기를 포함하는 피드백 루프(53)를 포함한다. 구체적으로, 커패시터 C2는 트랜지스터 Q1의 베이스와 트랜지스터 Q1의 이미터 사이에 결합되어 있고, 커패시터 C3은 트랜지스터 Q1의 이미터와 접지 사이에 결합되어 있다. 피드백 루프(53)는 발진을 유지하기에 충분한 피드백을 트랜지스터 Q1에 제공한다. 이미터 레지스턴스 R3은 접지와 커패시터 C2와 C3 사이의 접점 또는 노드 사이에 제공된다. 이미터 저항 R3은 또한 트랜지스터 Q1의 이미터에도 결합되어 있다.

트랜지스터 회로(52)는 또한 트랜지스터 Q1의 동작점을 제어하기 위한 바이어싱 레지스턴스를 포함한다. 도 3의 VCXO(50)에 있어서, 바이어싱 레지스턴스는 저항 R1 및 R2의 형태로 되어 있다. 저항 R1은 전압원(56)과 트랜지스터 Q1의 베이스 사이에 결합되어 있다. 저항 R2는 트랜지스터 Q1의 베이스와 저항 R1 사이의 접점 또는 노드와 접지 사이에 결합되어 있다. 출력(60)은 트랜지스터 Q1의 컬렉터에 결합되어 있는 커패시터 C5에 의해 용량 결합되어 있다. 또한, 인덕터 L2와 커패시터 C4로 구현된 LC 회로와 같은 탱크 회로가 트랜지스터 Q1의 컬렉터와 출력(60)(커패시터 C5)에 결합되어 있다.

구체적으로, 수정 회로(54)는 수정 Xtal1(바람직하게는 쿼츠 수정)을 포함하는데, 그 수정 Xtal1은 일단이 인덕터 Lx(인덕턴스)에 결합되어 있고, 타단이VCXO(50)에서 제1 고정 커패시턴스 또는 커패시터 Cx와 제2 가변 커패시턴스 또는 커패시터 Cv의 병렬 구성으로 구현된 가변 커패시턴스(58)에 결합되어 있다. 커패시터 Cx와 Cv는 접지에 결합되어 있다. 인덕터 또는 인덕턴스 Lx는 수정 회로(54)에 제공되어 수정 Xtal1을 트랜지스터 Q1의 베이스에 결합시킨다.

수정 Xtal1은 모든 수정에서와 같이 기본 주파수를 갖는다. 이러한 인덕턴스 Lx와 결합되어 있는 수정의 기본 주파수는 수정의 동조 또는 풀링을 제공한다. 소정의 인덕턴스(예컨대, Lx) 및 커패시턴스(예컨대, Cx 및/또는 Cv)와 함께 수정의 전기적인 특성을 이용함으로써, 그 중에 전압 가변적인 것으로 수정을 풀링한다. 도 3의 실시예에서는, 커패시턴스 Cv가 가변적이며 이것은 가변 커패시터로서 효과적인 반도체 접합을 통해 구현될 수 있다. 그러한 접합은 입력 전압의 변화에 따라 변화하는 커패시턴스를 제공할 수 있다. 이러한 가변 커패시턴스는 버랙터로서 동작한다.

Lx는 커패시터값과 함께 공진을 통해 수정을 동조시키는 기능을 제공한다. 따라서 인덕턴스값을 선택할 필요가 있다. 도 7은 도 3의 단일 수정 전압 제어형 수정 발진기의 인덕턴스 대 주파수 풀링을 도시하는 그래프이다. 도 7을 통해 알 수 있듯이, 인덕터 Lx(또는 인덕턴스)는 7 μH 미만의 Lx값에 대해 10.7 MHz에서 50 KHz의 풀링을 제공하며, 예컨대 그보다 높은 값(13 μH에 이르는 값)에 대해 10.7 MHz에서 대략 300 KHz에 이르는 풀링을 제공한다. 이것은 2.8 %의 풀링 범위를 제공한다. 본 발명은 동조 선형성(2 % 보다 양호) 및 동조 범위에 걸친 단측파대(SSB) 위상 잡음 변화(전체 동조 범위에 걸쳐 6 dbc/hz 보다 양호)를 희생하지않고 최소 50 KHz 또는 0.46 %의 풀링을 제공한다.

VCXO(50)에 있어서, 수정 Xtal1의 리액턴스(X_e)와 회로의 리액턴스(X)가 다음의 관계식을 만족시킨다면, 발진이 일어날 것이다.

수학식 4는 발진기를 기동시키기 위한 최악의 동작 조건을 나타낸다. 통상적이고 바람직한 동작 조건 하에서, 다음의 관계식은 유효하다.

도 3의 VCXO(50)의 경우, - R은 다음의 수학식 6과 같다.

여기서, g_m은 트랜지스터 Q1의 상호 컨덕턴스이고, ω는 트랜지스터 Q1의 발진 각주파수이다. 커패시턴스 C2 및 C3은 원하는 적절한 동작에 맞게 선정되며, 이것은 기지값인 R, g_m및 ω로 그 값을 구할 수 있다. 바이어싱 저항 R1 및 R2는 원하는 적절한 동작에 맞게 선정되며, 이것은 트랜지스터 Q1의 원하는 동작점을 제공하도록 선정될 수 있다. 수정 회로(54)의 커패시터 Cx 및 Cv는 수정 Xtal1 또는 발진기의 모셔널 커패시턴스와 함께 회로의 풀링 범위를 제어한다. 부하 커패시턴스(즉, C_x,C_v)의 공진 주파수가 f₁일 경우, f₁과 f_s의 차(주파수 풀링)(현재 인덕턴스 무시)는 다음의 수학식 7로 주어진다.

여기서,

본 발명의 일형태에 따라, VCXO(50)는 수정 회로(54)에서 인덕터 Lx로 표시되는 인덕턴스를 포함한다. 전술한 바와 같이, 인덕턴스(즉, 인덕터 Lx)는 수정 회로(54) 및 그에 따른 VCXO(50)의 풀링 범위를 증가시킬 수 있다. 구체적으로, 그 풀링 범위는 이제 다음의 수학식 9와 같이 수학적으로 표현할 수 있다.

도 4는 VCXO(70)의 예시적인 다른 실시예의 전기적인 구성도이다. VCXO(70)는 트랜지스터 회로(44)와 같은 트랜지스터 회로(72)를 포함한다. 트랜지스터 회로(72)는 변형된 콜피츠 발진기를 형성하며 출력(46)과 같은 출력(78)을 갖는다. VCXO(70)는 또한 수정 회로(42)와 같은 수정 회로(74)를 포함한다. 수정 회로(74)는 트랜지스터 회로(72)에 결합되어 있다. 트랜지스터 회로(72)에는 전압원(76)이 결합되어 있다.

구체적으로, 트랜지스터 회로(72)는 NPN 트랜지스터 Q1과, 선택 가능한 커패시턴스의 커패시터 C2 및 C3으로 형성되는 분압기를 포함하는 피드백 루프(73)를 포함한다. 구체적으로, 커패시터 C2는 트랜지스터 Q1의 베이스와 트랜지스터 Q1의 이미터 사이에 결합되어 있고, 커패시터 C3은 트랜지스터 Q1의 이미터와 접지 사이에 결합되어 있다. 피드백 루프(73)는 발진을 유지하기에 충분한 피드백을 트랜지스터 Q1에 제공한다. 이미터 레지스턴스 R3은 접지와 커패시터 C2와 C3 사이의 접점 또는 노드 사이에 제공된다. 이미터 저항 R3은 또한 트랜지스터 Q1의 이미터에도 결합되어 있다.

트랜지스터 회로(72)는 또한 트랜지스터 Q1의 동작점을 제어하기 위한 바이어싱 레지스턴스를 포함한다. 도 4의 VCXO(70)에 있어서, 바이어싱 레지스턴스는 저항 R1 및 R2의 형태로 되어 있다. 저항 R1은 전압원(76)과 트랜지스터 Q1의 베이스 사이에 결합되어 있다. 저항 R2는 트랜지스터 Q1의 베이스와 저항 R1 사이의 접점 또는 노드와 접지 사이에 결합되어 있다. 출력(78)은 트랜지스터 Q1의 컬렉터에 결합되어 있는 커패시터 C5에 의해 용량 결합되어 있다. 또한, 인덕터 L2와 커패시터 C4로 구현된 LC 회로와 같은 탱크 회로가 트랜지스터 Q1의 컬렉터와 출력(78)(커패시터 C5)에 결합되어 있다.

구체적으로, 수정 회로(74)는 수정 Xtal1(바람직하게는 쿼츠 수정)을 포함하는데, 그 수정 Xtal1은 일단이 트랜지스터 Q1의 베이스에 결합되어 있는 인덕턴스(인덕터 Lx)에 결합되어 있고, 타단이 제1 고정 커패시턴스 또는 커패시터 Ca와 그 커패시터 Ca와의 직렬 결합을 선택적으로 스위칭할 수 있는 제2 고정 커패시턴스또는 커패시터 Cb의 직렬 구성으로 구현된 가변 커패시턴스(80)에 결합되어 있다. 커패시터 Cb는 접지 및 트랜지스터(스위치) Q2의 컬렉터와 이미터 사이에 결합되어 있다. 이와 같이, 커패시터 Cb는 트랜지스터 Q2에 의해 온 및/또는 오프로 스위칭될 수 있다. 트랜지스터 Q2가 트랜지스터 Q2의 베이스에 인가되는 입력 신호(예컨대, 변조 입력)에 의해 턴 오프되면, 가변 커패시턴스는 커패시터 Ca와 Cb의 직렬 결합과 같아진다. 트랜지스터 Q2가 트랜지스터 Q2의 베이스에 인가되는 입력 신호(예컨대, 변조 입력)에 의해 턴 온되면, 가변 커패시턴스는 커패시터 Ca와 같아진다. 트랜지스터 Q2의 입력에 변조를 가함으로써, 발진기를 주파수 편이 변조(FSK) 방식의 변조기 또는 저전력 송신기로 만든다.

도 4의 인덕터 Lx(인덕턴스)가 도 3의 인덕턴스(인덕터 Lx)와 동일하거나 유사한 방식으로 동작한다는 것을 알아야 한다. 도 4에 있어서, 제공되는 값들에 대해서, VCXO(70)는 - 9 dbm의 전력 출력에서 10.625 MHz의 최대 주파수와 10.618 MHz의 최소 주파수를 제공한다.

상기 수학식 3 및 도 4의 VCXO(70)에 대해서, 커패시턴스는 이제 다음과 같이 된다.

여기서, C_X는 C_a, C_b와 트랜지스터 Q2의 출력 커패시턴스 C_ce의 함수이다. 트랜지스터 Q2가 완전히 턴 온되면, C_X= C_a가 된다. 트랜지스터 Q2가 턴 오프되면, C_X는 다음의 수학식 10과 같이 된다.

C_a, C_b를 적절하게 선택함으로써 주파수 편이를 알맞게 제어할 수 있다.

도 5는 예시적이고 기본적인 VCXO(90)의 전기적인 구성도이다. VCXO(90)는 트랜지스터 회로(44)와 같은 트랜지스터 회로(92)를 포함한다. 트랜지스터 회로(92)는 변형된 콜피츠 발진기를 형성하며 출력(46)과 같은 출력(96)을 갖는다. VCXO(90)는 또한 수정 회로(42)와 같은 수정 회로(94)를 포함한다. 수정 회로(94)는 트랜지스터 회로(92)에 결합되어 있다. 트랜지스터 회로(92)에는 5 볼트의 전압원(76)이 결합되어 있다.

일형태로서, 트랜지스터 회로(92)는 NPN 트랜지스터 Q1과, 커패시터 C11 및 C13으로 형성되는 분압기를 포함하는 피드백 루프(93)를 포함한다. 구체적으로, 커패시터 C11과 C13은 커패시터 C11이 트랜지스터 Q1의 베이스에 결합되고 커패시터 C13이 접지에 결합되도록 서로 직렬 결합되어 있다. 레지스턴스 R7은 커패시터 C11과 C13 사이의 접점 또는 노드에 제공된다. 이미터 레지스턴스 R5는 저항 R7과 트랜지스터 Q1의 이미터에 결합되어 있고, 또한 접지에도 결합되어 있다. 커패시터 C11 및/또는 C13의 값의 변화에 따라 동작 특성이 달라진다. 따라서 커패시터 C11 및/또는 C13을 VCXO(90)의 동조에 이용할 수 있다.

출력(96)은 트랜지스터 Q1의 컬렉터에 결합되어 있는 커패시터 C12에 의해 용량 결합되어 있다. 또한, 저항 R4 및/또는 저항 R6과 커패시터 C9로 구현된 RC회로와 같은 필터가 트랜지스터 Q1의 컬렉터와 트랜지스터 Q1의 베이스에 결합되어 있다.

구체적으로, 수정 회로(94)는 2개의(이중) 수정을 포함한다. 더 구체적으로, 수정 회로(94)는 제1 공진 하부 구조(100)를 갖는 제1 공진 구조(98)와, 제2 공진 하부 구조(106)를 갖는 제2 공진 구조(104)를 포함한다. 제1 공진 하부 구조(100)는 전기적인 등가 구성도로 표현된 제1 수정(102)을 포함한다. 제2 공진 하부 구조(106)는 전기적인 등가 구성도로 표현된 제2 수정(108)을 포함한다. 제2 공진 하부 구조(106)는 부가 또는 "디큐잉(de-Q'ing)" 회로망 또는 회로(110)(여기서는 커패시터 C6이 저항 R3과 병렬로 결합되어 있고, 그 전체가 인덕터 L5와 직렬로 결합되어 있다)를 더 포함할 수 있다. 제1 공진 구조(98)는 제1 수정(102)과 직렬로 결합되어 있는 인덕턴스(인덕터) L2를 포함하고, 제2 공진 구조(104)는 제2 수정(108)과 직렬로 결합되어 있는 인덕턴스(인덕터) L4를 포함한다. 인덕터 L2와 L4는 고정 커패시터 C7과 어느 한 노드에서 서로 결합되어 있다. 커패시터 C7은 가변 커패시터 Cv와 직렬로 결합되어 있다. 부가 회로(110)는 제2 공진 구조(104)의 동조 응답의 선형화를 제공한다. 이것은 수정의 "큐(Q)" 또는 디큐잉(de-Q'ing)을 줄임으로써 달성된다. 구체적으로, 커패시턴스 Cv를 변화시켜 제2 공진 구조(104)의 공진 주파수를 선형으로 만들 수 있다. 달리 말하자면, 커패시턴스 Cv의 값을 변화시키는 전압을 변화시켜 발진기 주파수(Δf)를 비례적(선형)으로 변화시킬 수 있다.

인덕턴스 L2를 변화시켜 제1 공진 구조(98)/제1 수정(102)을 동조시킬 수 있고, 인덕턴스 L4를 변화시켜 제2 공진 구조(104)/제2 수정(108)을 동조시킬 수 있다. 또한, 고정 커패시터의 값을 변화시키고 가변 커패시터를 동조시켜 VCXO의 풀링 범위를 변화시킬 수 있다.

제1 공진 구조(98)와 제2 공진 구조(104)는 병렬로 결합되어 있으나, 그 전체 공진 구조(115)는 일단이 트랜지스터 Q1의 베이스에 결합되어 있고 타단이 커패시터 C7과 Cv의 직렬 결합에 결합되어 있다.

도 5의 이중 수정 발진기(90)는 전술한 광대역 VCXO 단일 수정 실시예와 유사하다. 이중 수정 발진기(90)에 있어서, 제1 수정과 제2 수정을 병렬 공진 수정이 되도록 선정한다. 인덕턴스 L2 및 L4는 각각의 수정의 풀링 범위를 개선하기 위해서 각각의 수정(즉, L2와 Xtal1, 그리고 L4와 Xtal2)에 직렬로 부가될 수 있는 직렬 인덕턴스이다. 동조 응답을 선형화하기 위해서(즉, 커패시터 Cv의 변화에 대해 제2 공진 하부 구조(106)의 주파수 응답을 선형으로 만들기 위해서), 회로망 또는 트리머 회로(110)를 제2 수정(108)의 양단에 삽입할 수 있다. 단일 수정 VCXO에서와 같이 커패시터 Cv를 변화시킴으로써 전체적인 동조를 달성할 수 있다.

더 구체적으로, 회로망(100)과 회로망(106)은 서로 다른 주파수, 예컨대 10.63 MHz와 10.76 MHz에서 공진한다. 회로망(106)에 있어서 커패시터 C3(커패시턴스)은 회로망(100)이 최저 임피던스일 때 회로망(106)이 최고 임피던스가 되고, 회로망(100)이 최고 임피던스일 때 회로망(106)이 최저 임피던스가 되도록, 회로망(100)과 회로망(106) 사이에 90°의 위상 편이를 제공한다. 이로써 양쪽의 회로망(100, 106)이 서로에 대해 최소한의 영향을 미치게 된다. 인덕터 L2는 커패시터 C2의 영향을 상쇄시킴으로써, C7, Cv 및 L3의 변화에 의한 회로망(100)의 동조를 개선시킨다. 회로망 R3, C6, L5(회로 110)가 없다면, 공진 회로(100, 106)는 동조 특성이 급격해져 동조 선형성에 악영향을 미칠 수 있다. 회로(110)는 효과적으로 제2 수정(108)의 "Q"를 대략 4-5 배 정도 줄여준다. 통상의 수정은 Q가 2000이다. 회로(110)를 적용하면 회로(106)의 Q가 400-500으로 줄어든다. 이러한 Q의 감소는 Cv가 변화할 때 중단없이 회로망(100)에서 회로망(106)으로 전이하는 것을 돕는다. 또한 본 발명의 구성으로, 복잡한 보상 회로를 이용하지 않고서 도 9에 도시한 바와 같이 2 - 3 % 보다 양호한 동조 선형성을 실현할 수 있다.

본 발명의 VCXO를 적용함에 있어서, 동조 범위의 하단 및 상단에서 단측파대(SSB) 위상 잡음 특성을 보존하기 위해서, 2개의 개별적인 직렬 인덕터 L2, L4를 양쪽의 회로망(100, 106)(즉, 회로의 양쪽 "팔")에 이용하여, 각각 커패시터 C2, C5의 영향을 상쇄시킨다. 하단에서 측정한 VCXO(90)의 SSB 위상 잡음은 -145 dbc/hz였고, 상단에서는 -139 dbc/hz였으며, 따라서 그 차는 6 dbc/hz였다.

이제 도 6을 참조해 보면, 다양한 구성 요소가 예시적인 값을 가진 도 5의 이중 수정 발진기(90)를 도시하고 있다. 그러한 값들은 예시적인 것임을 알아야 한다. 따라서, 선정된 수정(102, 108), 트랜지스터 Q1, 다른 구성 요소에 따라 다른 값들을 이용할 수 있다.

도 7은 도 3의 단일 수정 실시예의 인덕턴스 Lx 대 주파수 풀링을 도시하는 그래프(120)이다. 1 μH에서 13 μH로 변화하는 인덕턴스를 이용하면 주파수를 대략 50 KHz에서 대략 300 KHz(250 KHz 범위)로 편이시킬 수 있다는 것을 알 수 있다.

도 7은 외부 직렬 인덕터 Lx의 값에 대한 주파수 풀링 특성을 보여준다. 이 인덕터의 값을 제어하여 동조 범위를 증가시키거나 감소시킬 수 있다는 것을 알 수 있다. Lx의 인덕턴스값의 특정 범위는 수정 케이스 커패시턴스 C₀₁, C₀₂에 따라 달라진다. 회로망(100, 106)의 수정들 중 하나에 기본형으로 이용되는 HC49 수정의 경우, C₀₁은 약 7 pf이고, 반면에 회로망(100, 106)의 수정들 중 다른 하나에 기본형으로 이용되는 HC18 수정의 경우, C₀₂는 약 5 pf이다. 주파수 동조 범위는 부가 인덕턱스의 μH 당 약 25 KHz로 측정될 수 있다.

도 8은 단일 수정 발진기(VCXO)의 주파수 풀링에 있어서 동일한 값을 갖는 한 쌍의 커패시턴스 C2, C3(도 3 및 도 4)의 효과나, 이중 수정 발진기(VCXO)의 주파수 풀링에 있어서 동일한 값을 갖는 한 쌍의 커패시턴스 C11, C13(도 5 및 도 6)의 효과를 보여주는 그래프(130)이다. 대응하는 한 쌍의 커패시턴스의 각 커패시턴스마다 1 pf에서 248 pf로 변화하는 커패시턴스를 이용하면 주파수를 대략 60 KHz에서 대략 140 KHz(80 KHz 범위)로 편이시킬 수 있다는 것을 알 수 있다.

전술한 직렬 인덕턴스를 갖는 단일 수정의 것과 동일한 방식으로 전개하면, 전술한 이중 수정 실시예의 풀링 범위는 다음의 수학식 11로 계산될 수 있다.

여기서, C₀₁은 제1 수정의 병렬 커패시턴스이고, C₁₁은 제1 수정의 직렬 커패시턴스이며, C_L은 부하 커패시턴스이고, C₀₂는 제2 수정의 병렬 커패시턴스이고, C₁₂는 제2 수정의 직렬 커패시턴스이며, ω는 탱크 회로의 공진 주파수이고, L2 및 L4는 각 수정과의 직렬 인덕턴스이다. 다음과 같은 수정의 커패시턴스 및 인덕턴스 값으로 모의 실험을 하였다.

C₀₁= 2.5 pf;

C₀₂= 2.5 pf;

C₁₁= 0.03 pf;

C₁₂= 0.03 pf;

L1 = 0.08 H; 및

L2 = 0.08 H.

모의 실험의 결과를 도 9에 도시하였다. 도 9는 동조 전압(×10) 대 주파수 변화(MHz)를 나타낸 그래프(140)이다. 도시하지 않았지만 어느 정도 커패시터 Cv의 값을 변화시키는 동조 전압을 0.1 볼트에서 4 볼트로 변화시키면 주파수를 대략 10.63 MHz에서 10.76 MHz로 편이시킬 수 있다는 것을 알 수 있다. 그래프(140)로부터 발진기 주파수가 128 KHz 정도 변화한다는 것을 알 수 있다. 이것은 최소 1.2 %의 주파수 풀링에 대응한다.

이제 도 10을 참조해 보면, 본 발명의 또 다른 예시적인 실시예가 도시되어있다. 구체적으로, VCXO(150)가 도시되어 있다. 일반적으로, VCXO(150)는 이중 수정 VCXO로서, 2개의(이중) 수정이 피드백 루프에서 직렬 인덕턴스(인덕터(들)) 및 전압 가변 커패시턴스(커패시터(들))와 병렬로 배치되어 있다. 일반적으로, VCXO(150)는 고정 인덕턴스 L1, 레지스턴스 R1 및 접지에 직렬로 결합되어 있는 가변 커패시턴스 C3과 함께, 서로 병렬로 결합되어 있는 2개의 수정을 포함한다. 가변 커패시턴스 C3은 전압 가변 커패시터 C2로 분로되어 회로의 전자적인 동조성을 제공한다. 따라서, VCXO(150)는 효과적으로 넓은 풀링 범위에 걸친 안정적인 주파수 출력을 제공한다.

더 구체적으로, VCXO(150)는 수정 회로(142)와 트랜지스터 회로(144)를 포함한다. 수정 및/또는 수정 회로/로직(142)은 수정 공진 구조(154)와 동조 또는 탱크 회로(160)로 형성되는 주 공진 구조(152)를 포함한다. 수정 공진 구조(154)는 서로 병렬로 결합되어 있는 제1 수정 Xtal1과 제2 수정 Xtal2를 포함한다. 수정 공진 구조(154)는 일단이 트랜지스터 Q2의 베이스에 결합되어 있고 타단이 동조 구조(160)에 결합되어 있다. 동조 구조(160)는 인덕턴스(인덕터 L1)와 레지스턴스(저항 R1)를 포함한다. 동조 전압 입력(162)으로부터 주입된 동조 전압은 동조 회로(160)에 입력된다. 동조 회로(160)의 공진 주파수의 전체적인 값은 수정 공진 구조(154)의 공진 주파수와 일치해야 한다. 이러한 복합 회로망은 공진하여 트랜지스터 Q2의 베이스에서 저 임피던스를 허락할 것이다. 상기 시스템의 풀링은 R1과 L1로 달성할 수 있다. R1과 L1은 C3 및/또는 수정의 내부 기생 커패시턴스과 함께 공진 회로를 형성한다.

또한, VCXO(150)의 트랜지스터 회로(144)는 NPN 트랜지스터 Q2를 포함하여 콜피츠 발진기를 형성한다. 전압 피드백 비율은 통상적으로 동일한 값을 갖는 커패시터 C4와 C5(피드백 회로망)에 의해 결정된다. 트랜지스터 및/또는 트랜지스터 회로/로직(144)의 출력은 조절 회로/로직(164)에 제공된다. 조절 회로/로직(164)은 커패시터 C6에 의해 트랜지스터 Q2의 출력과 용량 결합된다. 이 출력은 FET F2 및 관련 증폭기 회로/로직에 의해 버퍼링된다. FET F2 및 관련 증폭기 회로/로직은 출력(168)을 제공한다.

피드백 커패시터 값 및 직렬 인덕턴스의 조정에 의해 가능한 동조성 개선에 대해 분석한다. 역 온도 특성을 갖는 FET 소자를 이용하여 바이폴라 트랜지스터를 바이어싱함으로써 바이폴라 트랜지스터에 온도 보상을 제공한다. 종래의 VCXO의 통상적인 동조성은 약 F_o의 0.05 %이나, 본 발명의 VCXO(150)의 동조성은 약 F₀의 1.2 %로서, 동조 범위에 있어서 24배나 개선되었다.

일형태로서, VCXO(150)는 발진기에 대한 온도 보상을 제공한다. 구체적으로, 본 발명의 일실시예에 따라, FET 전류원(166)을 이용하여 발진기의 바이폴라 트랜지스터를 바이어싱함으로써, 다양한 온도 범위(예컨대, - 20 ℃ 내지 + 55 ℃)에서 VCXO의 동작 안정성을 달성할 수 있다. FET와 바이폴라 트랜지스터는 서로 온도 특성이 반대되므로, 시스템은 전체적으로 다양한 온도 범위에서 안정적인 성능을 달성할 수 있다. FET 바이어싱 회로(166)는 정전류원이다. 또한, FET 바이어싱 회로(166)는 트랜지스터 Q2의 온도에 따른 전압의 변화와 상반되는 온도에 따른 전압의 변화를 제공한다. 그 회로들은 서로 보완적이고, 이와 같이 서로의 동작을 돕는다.

본 발명의 VCXO의 성능(출력 레벨 및/또는 스펙트럼 특성)의 안정화를 위해서, VCXO의 출력을 커패시터 C6(예컨대, 2-3 pf)을 이용하여 용량 결합하고 FET 증폭기 회로(F2)를 통해 버퍼링할 수 있다. 이것은 VCXO를 적절하게 격리시켜 출력 주파수 및 스펙트럼 특성을 부하 상태가 변화하는 중에도 비교적 안정하게 유지시킨다.

본 발명의 VCXO는 100 KHz보다 양호한 10 MHz로 수정을 풀링할 수 있다. 수정 공진 구조에 대해 인덕턴스 및 커패시턴스의 값을 다양하게 변화시켜 시험을 하였다. 인덕턴스를 10 μH로 하고 커패시턴스를 440 pf(각각이 220 pf인 직렬 커패시턴스)로 하여 행한 시험에서, 매우 안정적인 결과를 얻었다. 인덕턴스를 12 μH로 증가시켜 동조성을 증가시킬 수 있다. 단일 수정 VCXO 구현예에 대해, 본 발명의 이중 수정은 그러한 종래의 단일 수정 구현예보다 매우 월등한 동조성을 제공한다. 수정을 2개로 하고 인덕턴스를 6 μH에서 12 μH로 변화시키면, 발진기의 동조성이 50 KHz에서 275 KHz로 개선된다. 단일 수정의 경우, 통상적으로 단지 2-3 KHz의 풀링 범위를 달성할 수 있다. 그러나, 도 4의 피드백 커패시턴스 C₂, C₃을 220 pF로 선택하고 베이스 이미터간 피드백 레지스턴스 R2를 81 ㏀으로 선택하고, 직렬 인덕턴스 Lx를 10 μH로 하면, 단일 수정 공진 구조의 주파수 풀링 범위는 50 KHz에서 140 KHz로 개선된다. 바람직하게는 L1 양단에 18 ㏀의 저항 R1을 분로하여 동작 범위에 걸쳐 매끄러운 동조성을 보장한다.

이상, 본 발명을 바람직한 실시예를 가지고 설명하였지만, 본 발명의 기술적사상 및 범위 내에서 다양하게 변형할 수 있다. 그러므로, 본 발명의 일반적인 원리를 이용한 것이라면 어떠한 변형예도 본 원에 포함된다. 또한, 본 발명이 속한 분야에서 첨부한 청구 범위의 범위 내에 있는 공지 또는 통례의 실시 내에서 이루어지는 것과 같이 본 원으로부터 파생된 것도 본 원에 포함된다.

Claims (23)

1. 제1 수정과,

   상기 제1 수정과 병렬로 배치되어 있는 제2 수정과,

   상기 제1 수정과 관련된 제1 리액턴스와,

   상기 제2 수정과 관련된 제2 리액턴스와,

   상기 제1 및 제2 수정과 통신하고 발진 신호를 출력하는 트랜지스터 회로

   를 포함하는 전압 제어형 수정 발진기.
2. 제1항에 있어서, 상기 제1 리액턴스는 제1 인덕턴스를 포함하고, 상기 제2 리액턴스는 제2 인덕턴스를 포함하는 것인 전압 제어형 수정 발진기.
3. 제2항에 있어서, 상기 제1 인덕턴스는 상기 제1 수정과 직렬로 배치되어 있고, 상기 제2 인덕턴스는 상기 제2 수정과 직렬로 배치되어 있으며, 상기 제1 및 제2 수정과 상기 제1 및 제2 인덕턴스는 수정 공진 구조를 형성하는 것인 전압 제어형 수정 발진기.
4. 제3항에 있어서, 상기 수정 공진 구조와 직렬로 배치되어 있는 제3 리액턴스를 더 포함하는 전압 제어형 수정 발진기.
5. 제4항에 있어서, 상기 제3 리액턴스는 커패시턴스를 포함하는 것인 전압 제어형 수정 발진기.
6. 제5항에 있어서, 상기 커패시턴스는 가변적인 것인 전압 제어형 수정 발진기.
7. 제3항에 있어서, 상기 제2 수정과 병렬로 배치되어 있는 탱크 회로를 더 포함하는 전압 제어형 수정 발진기.
8. 제1 수정과 제2 수정이 병렬로 배치되어 있고 수정 발진 신호를 제공하기 위한 수정 공진기 수단과,

   상기 제1 수정과 관련되어 있고 상기 제1 수정을 동조시키기 위한 제1 리액턴스 수단과,

   상기 제2 수정과 관련되어 있고 상기 제2 수정을 동조시키기 위한 제2 리액턴스 수단과,

   상기 수정 공진기 수단과 통신하고 상기 수정 발진 신호에 응답하여 발진 신호를 출력하기 위한 트랜지스터 수단

   을 포함하는 전압 제어형 수정 발진기.
9. 제8항에 있어서, 상기 제1 리액턴스 수단은 제1 인덕턴스를 포함하고, 상기제2 리액턴스 수단은 제2 인덕턴스를 포함하는 것인 전압 제어형 수정 발진기.
10. 제9항에 있어서, 상기 제1 인덕턴스는 상기 제1 수정과 직렬로 배치되어 있고, 상기 제2 인덕턴스는 상기 제2 수정과 직렬로 배치되어 있는 것인 전압 제어형 수정 발진기.
11. 제10항에 있어서, 상기 수정 공진기 수단과 직렬로 배치되어 있는 제3 리액턴스를 더 포함하는 전압 제어형 수정 발진기.
12. 제11항에 있어서, 상기 제3 리액턴스는 커패시턴스를 포함하는 것인 전압 제어형 수정 발진기.
13. 제12항에 있어서, 상기 커패시턴스는 가변적인 것인 전압 제어형 수정 발진기.
14. 제10항에 있어서, 상기 제2 수정과 병렬로 배치되어 있고 상기 수정 공진기 수단의 동조 응답을 선형화하는 탱크 회로를 더 포함하는 전압 제어형 수정 발진기.
15. 제1 수정과,

    포지티브 피드백을 제공하도록 상기 제1 수정과 결합되어 있고 출력 발진 신호를 생성하는 트랜지스터와,

    상기 제1 수정과 결합되어 있고 자신이 대응하여 변화할 때 상기 발진 신호의 주파수를 변화시키는 가변 리액턴스와,

    상기 가변 리액턴스와 상기 제1 수정을 포함하는 공진 회로 내에 소정의 값으로 결합되어 있고 상기 발진 신호의 주파수에 대해 적어도 0.4 %의 풀링 범위를 제공하는 제1 인덕턴스

    를 포함하는 제어형 수정 발진기.
16. 제15항에 있어서, 상기 제1 인덕턴스를 통해 상기 제1 수정과 결합되어 있고 상기 공진 회로 내에 포함되어 있는 제2 수정을 더 포함하는 제어형 수정 발진기.
17. 제16항에 있어서, 상기 제1 수정과 결합되어 있고 상기 제1 수정의 Q 특성을 감소시키는 에너지 소산 임피던스를 더 포함하며,

    상기 제1 인덕턴스는 상기 에너지 소산 임피던스로부터 상기 제2 수정을 격리시키는 것인 제어형 수정 발진기.
18. 제16항에 있어서, 상기 가변 리액턴스는 상기 제1 수정과 상기 제2 수정 사이의 접합단에 결합되어 있는 가변 커패시턴스를 포함하는 것인 제어형 수정 발진기.
19. 제16항에 있어서, 상기 제2 수정에 결합되어 있는 제2 인덕턴스를 더 포함하며,

    상기 가변 리액턴스는 상기 제1 인덕턴스와 상기 제2 인덕턴스 사이의 접합단에 결합되어 있는 것인 제어형 수정 발진기.
20. 제어형 수정 발진기로서,

    제1 수정과,

    상기 제1 수정과 결합되어 있고 공진 회로를 형성하는 제2 수정과,

    포지티브 피드백을 제공하도록 상기 공진 회로와 결합되어 있고 출력 발진 신호를 생성하는 트랜지스터와,

    상기 제1 수정과 결합되어 있고 자신이 대응하여 변화할 때 상기 발진 신호의 주파수를 변화시키는 가변 리액턴스와,

    상기 공진 회로 내에서 상기 제1 수정과 결합되어 있고 상기 제1 수정의 Q 특성을 감소시켜 상기 발진기의 풀링 범위를 증가시키는 에너지 소산 임피던스와,

    상기 공진 회로 내에서 결합되어 있고 상기 제1 수정이나 상기 에너지 소산 임피던스로부터 상기 제2 수정을 격리시켜 상기 제2 수정의 Q 특성에 대한 상기 에너지 소산 임피던스의 영향을 감소시키는 임피던스

    를 포함하는 제어형 수정 발진기.
21. 제20항에 있어서, 상기 임피던스는 제1 인덕턴스를 포함하는 것인 제어형 수정 발진기.
22. 제21항에 있어서, 상기 가변 리액턴스는 상기 제1 수정과 상기 제2 수정 사이의 접합단에 결합되어 있는 가변 커패시턴스를 포함하는 것인 제어형 수정 발진기.
23. 제21항에 있어서, 상기 제2 수정에 결합되어 있는 제2 인덕턴스를 더 포함하며,

    상기 가변 리액턴스는 상기 제1 인덕턴스와 상기 제2 인덕턴스 사이의 접합단에 결합되어 있는 것인 제어형 수정 발진기.