KR20040008904A - Method for forming storage node in semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중전하저장전극 형성 공정에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a process for forming a heavy charge storage electrode.
반도체 소자의 고집적화가 빠르게 진행되면서 디자인 룰의 급격한 감소가 이루어지고 있으며, 이에 따라 캐패시터의 레이아웃 면적 또한 감소하고 있다. 이에 따라 전하저장 전극의 바텀 CD(임계치수)가 줄어들게 되고, 이러한 현상은 여러가지 문제점을 유발하고 있다.As high integration of semiconductor devices proceeds rapidly, design rules are rapidly reduced, and thus the layout area of capacitors is also reduced. Accordingly, the bottom CD (critical dimension) of the charge storage electrode is reduced, and this phenomenon causes various problems.
도 1a 및 도 1b는 종래기술에 따른 이너 캐패시터 형성 공정도이다.1A and 1B are process charts for forming an inner capacitor according to the prior art.
종래기술에 따른 이너 캐패시터 형성 공정은, 우선 도 1a에 도시된 바와 같이 소정의 공정을 마친 하부층(10) 상에 비트라인(11)이 형성된 기판 전체 구조를 덮는 층간절연막(도시되지 않음)을 선택적으로 식각하여 전하저장전극 콘택홀을 형성하고, 폴리실리콘막을 증착한 후 CMP 공정을 실시하여 콘택 플러그(17)를 형성한다. 이때, 폴리실리콘막의 CMP 공정시 비트라인(11) 상부의 하드 마스크 질화막(12)을 연마 정지막으로 사용하기 때문에 비트라인(11) 상부에는 층간절연막이 잔류하지 않게 된다. 이어서, 전체 구조 상부에 식각정지 질화막(14)을 증착하고, 전하저장전극 콘택 영역의 식각정지 질화막(14)을 식각한 다음, 전체 구조 상부에 전하저장전극 산화막(희생막)(15)을 증착하고, 전하저장전극 마스크를 사용한 사진 및 식각 공정을 통해 전하저장전극 산화막(15)을 식각하여 콘택을 오픈시키고, 전체 구조 표면을 따라 폴리실리콘막을 증착한 후, CMP 공정을 실시하여 단위 전하저장전극(16)을 디파인한다. 미설명 도면 부호 '13'은 비트라인 측벽 스페이서 절연막을 나타낸 것이다.The inner capacitor forming process according to the prior art first selects an interlayer insulating film (not shown) covering the entire structure of the substrate on which the bit line 11 is formed on the lower layer 10 which has been subjected to a predetermined process as shown in FIG. 1A. Etching to form a charge storage electrode contact hole, a polysilicon film is deposited, and a CMP process is performed to form a contact plug 17. At this time, since the hard mask nitride film 12 on the bit line 11 is used as the polishing stop film during the CMP process of the polysilicon film, the interlayer insulating film does not remain on the bit line 11. Subsequently, an etch stop nitride film 14 is deposited on the entire structure, an etch stop nitride film 14 of the charge storage electrode contact region is etched, and then a charge storage electrode oxide film (sacrifice film) 15 is deposited on the entire structure. In addition, the charge storage electrode oxide layer 15 is etched through the photolithography and etching process using the charge storage electrode mask to open the contact, the polysilicon layer is deposited along the entire structure surface, and then the CMP process is performed to perform the unit charge storage electrode. Define (16). Reference numeral '13' represents the bit line sidewall spacer insulating layer.
다음으로, 도 1b에 도시된 바와 같이 전하저장전극 산화막(15)을 습식 제거한다.Next, as shown in FIG. 1B, the charge storage electrode oxide layer 15 is wet-removed.
상기와 같은 종래기술을 통해 전하저장전극을 형성하면, 전하저장전극(16)의 바텀 부분에서는 전하저장전극(16)의 일부 영역만이 하부의 콘택 플러그(폴리실리콘)(17)과 접촉되므로 전반적으로 접착력이 강하지 않게 된다. 이 상태에서 전하저장전극 산화막(15)을 제거(제거하지 않을 수도 있으나 정전용량 확보를 위해서는 제거해야함)하게 되면 전하저장전극(16)이 오직 하부의 콘택 플러그(17)와의 접착력에만 의지하게 되므로 외부 충격에 의해 쉽게 이탈하는 문제점이 발생한다.When the charge storage electrode is formed through the related art as described above, only a part of the charge storage electrode 16 is in contact with the lower contact plug (polysilicon) 17 in the bottom portion of the charge storage electrode 16. As a result, the adhesion is not strong. In this state, if the charge storage electrode oxide layer 15 is removed (it may not be removed, but should be removed to secure the capacitance), the charge storage electrode 16 is dependent only on the adhesive force with the lower contact plug 17. There is a problem of easily leaving by the impact.
이러한 문제점을 해결하기 위하여 전하저장전극 산화막(15)을 2단계로 증착하되, 하부쪽에 세정액에 대한 식각 속도가 빠른 산화막을 배치하는 방안이 제시되었다. 이 경우, 전하저장전극 콘택 오픈을 위한 전하저장전극 산화막(15) 식각 공정 직후 콘택 세정 공정을 실시할 때 전하저장전극(16)의 하부 면적이 늘어나는 효과를 얻을 수 있으나, 결국 식각정지용 질화막(14)과의 접촉 면적이 늘어날 뿐이므로 접착력을 크게 보강하지는 못하는 한계가 있다.In order to solve this problem, the charge storage electrode oxide layer 15 is deposited in two steps, but a method of disposing an oxide layer having a high etching rate with respect to the cleaning liquid on the lower side has been proposed. In this case, when the contact cleaning process is performed immediately after the process of etching the charge storage electrode oxide film 15 for opening the charge storage electrode contact, the area of the lower portion of the charge storage electrode 16 may be increased. Since only the contact area with) increases, there is a limit that does not significantly reinforce the adhesive force.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 전하저장전극의 부착력 저하에 따른 이탈을 방지할 수 있는 반도체 소자의 전하저장전극 형성방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and an object of the present invention is to provide a method for forming a charge storage electrode of a semiconductor device capable of preventing the separation due to the lowering of the adhesion force of the charge storage electrode.
도 1a 및 도 1b는 종래기술에 따른 이너 캐패시터 형성 공정도.1A and 1B illustrate an inner capacitor forming process according to the prior art.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 이너 캐패시터 형성 공정도.2A and 2B illustrate an inner capacitor forming process according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
24 : 산화막24: oxide film
25 : 전하저장전극 산화막25: charge storage electrode oxide film
26 : 전하저장전극26: charge storage electrode
27 : 콘택 플러그27: contact plug
28 : 식각정지 질화막28: etch stop nitride film
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 소정의 도전 구조를 포함하는 하부층이 형성된 기판 상에 산화막 및 식각정지 질화막을 형성하는 단계; 전하저장전극 콘택 영역의 상기 식각정지 질화막 및 상기 산화막을 식각하는 단계; 상기 식각정지 질화막 및 상기 산화막이 식각된 전체 구조 상부에 희생산화막을 형성하는 단계; 전하저장전극 형성 영역의 상기 희생산화막을 식각하는 단계; 상기 희생막이 식각된 후 노출된 상기 산화막을 일부 식각되어 상기 식각정지 질화막 하부에 언더컷이 유발되도록 하는 단계; 및 상기 언더컷이 유발된 전체 구조 표면을 따라 전하저장전극용 전도막을 형성하는 단계를 포함하는 반도체 소자의 전하저장전극 형성방법이 제공된다.According to an aspect of the present invention for achieving the above technical problem, forming an oxide film and an etch stop nitride film on a substrate on which a lower layer including a predetermined conductive structure is formed; Etching the etch stop nitride layer and the oxide layer in the charge storage electrode contact region; Forming a sacrificial oxide film on the entire structure of the etch stop nitride film and the oxide film; Etching the sacrificial oxide layer in the charge storage electrode formation region; Partially etching the exposed oxide layer after the sacrificial layer is etched to cause an undercut under the etch stop nitride layer; And forming a conductive film for a charge storage electrode along the entire surface of the undercut induced structure.
본 발명에서는 전하저장전극 콘택 오픈을 위한 식각 공정의 후세정 공정시 식각정지 질화막의 선폭이 변화하지 않는다는 것에 착안하여, 식각정지 질화막 하부에 산화막을 더 삽입하고 후세정 공정시 식각정지 질화막 하부에 언더컷을 형성함으로써 턱을 형성한다. 이후 전하저장전극용 전도막이 언더컷 영역을 매립하여 전하저장전극 구조가 턱에 걸려 지지되므로 이탈을 방지할 수 있다. 한편, 본 발명은 언더컷 영역만큼의 콘택 면적 확보 효과도 얻을 수 있다.In the present invention, it is noted that the line width of the etch stop nitride film does not change during the post-cleaning process of the etching process for opening the charge storage electrode contact. Form the jaw by forming a. Thereafter, the conductive film for the charge storage electrode fills the undercut region, and thus the charge storage electrode structure is supported by the jaw, thereby preventing separation. On the other hand, the present invention can also obtain the effect of securing the contact area as much as the undercut area.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 이너 캐패시터 형성 공정도이다.2A and 2B are flowcharts of forming an inner capacitor according to an embodiment of the present invention.
본 실시예에 따른 이너 캐패시터 형성 공정은, 우선 도 2a에 도시된 바와 같이 소정의 공정을 마친 하부층(20) 상에 비트라인(21)이 형성된 기판 전체 구조를 덮는 층간절연막(도시되지 않음)을 선택적으로 식각하여 전하저장전극 콘택홀을 형성하고, 폴리실리콘막을 증착한 후 CMP 공정을 실시하여 및 콘택 플러그(27)를 형성한다. 이때, 폴리실리콘막의 CMP 공정시 비트라인(21) 상부의 하드 마스크 질화막(22)을 연마 정지막으로 사용하기 때문에 비트라인(21) 상부에는 층간절연막이 잔류하지 않게 되며, 비트라인(21)의 측벽에 형성된 비트라인 측벽 스페이서 절연막(23)에 의해 자기정렬콘택을 이룰 수 있다.In the process of forming the inner capacitor according to the present embodiment, first, as shown in FIG. 2A, an interlayer insulating film (not shown) covering the entire structure of the substrate on which the bit line 21 is formed is formed on the lower layer 20 that has completed the predetermined process. Selectively etching to form a charge storage electrode contact hole, depositing a polysilicon film and then performing a CMP process to form a contact plug (27). At this time, since the hard mask nitride film 22 on the bit line 21 is used as the polishing stop film during the CMP process of the polysilicon film, the interlayer insulating film does not remain on the bit line 21, and The self-aligned contact may be formed by the bit line sidewall spacer insulating layer 23 formed on the sidewalls.
이어서, 전체 구조 상부에 산화막(24) 및 식각정지 질화막(28)을 증착하고, 전하저장전극 콘택 영역의 식각정지 질화막(28) 및 산화막(24)을 제거한 후, 전체 구조 상부에 전하저장전극 산화막(희생막)(25)을 증착하고, 전하저장전극 마스크를 사용한 사진 및 식각 공정을 통해 전하저장전극 산화막(25)을 식각하여 콘택을 오픈시키고, 세정 공정을 실시한다. 이때, 세정액(예컨대, 불산 용액)에 의해 산화막(24)의 일부가 등방성 식각되어 식각정지 질화막(28) 하부에 언더컷이 발생하도록 한다. 한편, 산화막(24)으로 PSG, BPSG, PE-USG, PE-TEOS 등의 CVD 산화막을 200∼3000Å 두께로 증착할 수 있으며, PSG의 경우 P 농도를 2∼15wt%, BPSG의 경우 P 및 B 농도를 각각 2∼15wt%로 설정하는 것이 바람직하다. 또한, 전하저장전극 산화막(25)을 산화막(24)과 같은 계열의 산화막으로 증착하는 것이 바람직하다.Subsequently, an oxide film 24 and an etch stop nitride film 28 are deposited on the entire structure, the etch stop nitride film 28 and the oxide film 24 in the charge storage electrode contact region are removed, and then the charge storage electrode oxide film is formed on the entire structure. The sacrificial film 25 is deposited, the charge storage electrode oxide film 25 is etched through the photolithography and etching process using the charge storage electrode mask to open the contact, and the cleaning process is performed. At this time, a portion of the oxide film 24 is isotropically etched by the cleaning solution (eg, hydrofluoric acid solution) so that the undercut is generated under the etch stop nitride film 28. On the other hand, CVD oxide films such as PSG, BPSG, PE-USG, PE-TEOS, etc. can be deposited to 200-3000 mm thick with the oxide film 24. For PSG, P concentrations of 2-15 wt% and P and B It is preferable to set the concentration to 2 to 15 wt%, respectively. In addition, it is preferable to deposit the charge storage electrode oxide film 25 with an oxide film of the same series as the oxide film 24.
다음으로, 전체 구조 표면을 따라 폴리실리콘막을 증착한 후, CMP 공정을 실시하여 단위 전하저장전극(26)을 디파인한다. 이때, 폴리실리콘막이 언더컷 영역을 채우게 된다.Next, after the polysilicon film is deposited along the entire structure surface, the CMP process is performed to define the unit charge storage electrode 26. At this time, the polysilicon film fills the undercut region.
계속하여, 도 2b에 도시된 바와 같이 전하저장전극 산화막(25)을 습식 제거한다.Subsequently, as shown in FIG. 2B, the charge storage electrode oxide layer 25 is wet-removed.
전술한 바와 같이 본 발명에서는 식각정지 질화막(28) 하부에 산화막(24)을 더 삽입하고, 콘택 오픈을 위한 전하저장전극 산화막(25) 식각 후 실시되는 세정 공정시 식각정지 질화막(28) 하부에 언더컷을 유발하여 턱을 형성하였다. 이 턱에 후속 전하저장전극용 전도막이 매립되면서 전하저장전극(26)이 턱에 걸리는 형태가 되어, 외부 충격에 의한 전하저장전극(26)의 이탈을 방지할 수 있다.As described above, in the present invention, an oxide film 24 is further inserted below the etch stop nitride film 28, and the etching stop nitride film 28 is disposed below the etching stop nitride film 28 during the cleaning process performed after etching the charge storage electrode oxide film 25 for contact opening. An undercut was triggered to form the jaw. Subsequently, when the conductive film for the charge storage electrode is buried in the jaw, the charge storage electrode 26 is caught by the jaw, thereby preventing the charge storage electrode 26 from being separated by an external impact.
한편, 언더컷 영역(도 2b의 'B')만큼의 콘택 면적이 확보되어 콘택 저항을 개선하는 부수적인 효과를 얻을 수 있다. 도 1b에 도시된 종래기술에 따른 콘택 폭(X)과 비교하면 도 2b에 도시된 본 발명에 따른 콘택 폭(W)을 비교하면 이를 쉽게 확인할 수 있다.On the other hand, the contact area as much as the undercut area ('B' in Fig. 2b) is secured to obtain a side effect of improving the contact resistance. Compared to the contact width (X) according to the prior art shown in Figure 1b it can be easily confirmed by comparing the contact width (W) according to the present invention shown in Figure 2b.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.
예컨대, 전술한 실시예에서는 전하저장전극용 전도막으로 폴리실리콘막을 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 폴리실리콘막을 대신하여 다른 전도막을 사용하는 경우에도 적용된다.For example, in the above-described embodiment, the case where a polysilicon film is used as the conductive film for the charge storage electrode has been described as an example. However, the present invention is also applied to the case of using another conductive film instead of the polysilicon film.
전술한 본 발명은 전하저장전극 패턴의 이탈을 방지하여 반도체 소자의 신뢰도 및 수율을 개선하는 효과가 있으며, 전하저장전극 콘택 저항을 개선하는 효과를 기대할 수 있다.The present invention described above has the effect of preventing the separation of the charge storage electrode pattern to improve the reliability and yield of the semiconductor device, it can be expected to the effect of improving the charge storage electrode contact resistance.
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KR1020020042639A KR20040008904A (en) | 2002-07-19 | 2002-07-19 | Method for forming storage node in semiconductor device |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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US7393742B2 (en) | 2005-02-21 | 2008-07-01 | Samsung Electronics Co., Ltd. | Semiconductor device having a capacitor and a fabrication method thereof |
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2002
- 2002-07-19 KR KR1020020042639A patent/KR20040008904A/en not_active Application Discontinuation
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Publication number | Priority date | Publication date | Assignee | Title |
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US7393742B2 (en) | 2005-02-21 | 2008-07-01 | Samsung Electronics Co., Ltd. | Semiconductor device having a capacitor and a fabrication method thereof |
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