KR20040052326A - Method of manufacturing capacitor for semiconductor device - Google Patents

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KR20040052326A
KR20040052326A KR1020020080189A KR20020080189A KR20040052326A KR 20040052326 A KR20040052326 A KR 20040052326A KR 1020020080189 A KR1020020080189 A KR 1020020080189A KR 20020080189 A KR20020080189 A KR 20020080189A KR 20040052326 A KR20040052326 A KR 20040052326A
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capacitor
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trench
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장헌용
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주식회사 하이닉스반도체
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Abstract

PURPOSE: A method for manufacturing a capacitor of a semiconductor device is provided to prevent bowing and bridge between storage node electrodes by using a stacked double cylindrical capacitor. CONSTITUTION: The first capacitor oxide layer(16) is formed on a substrate(10) with a plug(15). The first trench is formed by selectively etching the first capacitor oxide layer. The first storage node electrode(18) is formed on the first trench. An oxide layer is filled between the first storage node electrodes. The second capacitor oxide layer(20) is formed on the resultant structure. The second trench is formed to expose the first storage node electrode. The second storage node electrode(23) is formed on the second trench. After the second and first capacitor oxide layer are removed, a dielectric film(24) and a plate electrode(25) are sequentially formed on the exposed first and second storage node electrode.

Description

반도체 소자의 캐패시터 제조방법{METHOD OF MANUFACTURING CAPACITOR FOR SEMICONDUCTOR DEVICE}METHODS OF MANUFACTURING CAPACITOR FOR SEMICONDUCTOR DEVICE

본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 특히 고집적화에 대응하는 충분한 캐패시터 용량을 확보할 수 있는 반도체 소자의 캐패시터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a capacitor of a semiconductor device, and more particularly, to a method of manufacturing a capacitor of a semiconductor device capable of securing a sufficient capacitor capacity corresponding to high integration.

일반적으로, 메모리셀(memory cell)에 사용되는 캐패시터는 스토리지 (storage node) 전극, 유전막, 및 플레이트(plate) 전극으로 이루어지며, 고집적화에 따라 감소하는 셀면적 내에서 소자에 대응하는 충분한 캐패시터 용량을 얻기 위하여 캐패시터의 높이를 점점 더 증가시키고 있다.In general, a capacitor used in a memory cell is composed of a storage node electrode, a dielectric film, and a plate electrode, and has a sufficient capacitor capacity corresponding to the device within a cell area which decreases with high integration. Increasingly, the height of the capacitor is increasing.

이러한 캐패시터는 통상적으로 스토리지노드 콘택의 형성 후 희생막인 캐패시터 산화막을 적용하여 캐패시터 영역을 한정한 후 스토리지노드 전극, 유전막 및 플레이트 전극을 순차적으로 형성하기 때문에, 원하는 높이의 캐패시터를 얻기 위해서는 캐패시터 높이에 해당되는 두께로 캐패시터 산화막을 형성 및 식각하여야 한다.Such capacitors typically define a capacitor region by applying a capacitor oxide layer, which is a sacrificial layer, after the formation of the storage node contact, and then sequentially form the storage node electrode, the dielectric layer, and the plate electrode. Therefore, in order to obtain a capacitor having a desired height, A capacitor oxide film should be formed and etched to a corresponding thickness.

한편, 셀면적 감소에 따른 디자인룰 마진(design rule margin) 감소로 인하여, 캐패시터 높이를 예컨대 2㎛ 이상으로 높여야만 소자에 대응하는 충분한 캐패시터 용량을 확보할 수 있게 되었다. 이에 따라, 캐패시터 산화막을 2㎛ 이상의 두께로 적용하고 이를 2㎛ 이상 식각하여 캐패시터용 홀을 형성하여 캐패시터 영역을 한정하여야 한다. 그러나, 2㎛ 이상의 두께로 캐패시터 산화막을 식각하게 되면 식각부위인 홀이 점점 더 커지고 홀 사이의 공간은 좁아짐에 따라, 식각시 캐패시터 산화막 최상부로부터 약 5000Å 부근에서 보우잉(bowing)이 발생하여 스토리지 노드 전극간 브리지(bridge)를 유발함으로써 소자의 수율을 저하시키게 되므로, 캐패시터 높이를 증가시키는 데에는 한계가 있다.On the other hand, due to the reduction in design rule margin due to cell area reduction, it is possible to secure sufficient capacitor capacity corresponding to the device only by increasing the capacitor height, for example, 2 μm or more. Accordingly, the capacitor oxide film should be applied to a thickness of 2 μm or more and etched to 2 μm or more to form a capacitor hole to limit the capacitor region. However, when the capacitor oxide film is etched to a thickness of 2 μm or more, the holes as the etching portions become larger and the space between the holes becomes smaller, so that bowing occurs at about 5000 m from the top of the capacitor oxide film during etching, thereby causing storage nodes. Since the yield of the device is lowered by inducing an inter-electrode bridge, there is a limit to increasing the capacitor height.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 캐패시터 산화막의 식각 두께를 감소시켜 보우잉 및 브리지를 방지함과 동시에, 고집적 소자에 대응하는 충분한 캐패시터 용량을 확보할 수 있는 반도체 소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.The present invention has been proposed in order to solve the problems of the prior art as described above, which reduces the etching thickness of the capacitor oxide film to prevent bowing and bridge, and at the same time ensures a sufficient capacitor capacity corresponding to the highly integrated device. It is an object of the present invention to provide a method for manufacturing a capacitor of a device.

도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 사시도.1A to 1E are perspective views illustrating a capacitor manufacturing method of a semiconductor device according to an embodiment of the present invention.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 단면도로서, 도 1a 내지 도 1e의 A-A' 방향에 따른 단면도.2A to 2E are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device in accordance with an embodiment of the present invention, and are cross-sectional views taken along the line AA ′ of FIGS. 1A to 1E.

도 3은 본 발명의 실시예에 따른 반도체 소자의 캐패시터를 나타낸 단면도.3 is a cross-sectional view showing a capacitor of a semiconductor device according to an embodiment of the present invention.

※도면의 주요부분에 대한 부호의 설명※ Explanation of symbols for main parts of drawing

10 : 반도체 기판 11 : 비트라인10 semiconductor substrate 11 bit line

12 : 제 1 하드 마스크 13 : 비트라인 스페이서12: first hard mask 13: bit line spacer

14 : 층간절연막 15 : 플러그14 interlayer insulating film 15 plug

16, 20 : 제 1 및 제 2 캐패시터 산화막16, 20: first and second capacitor oxide film

17, 22 : 제 1 및 제 2 트렌치17, 22: first and second trench

18, 23 : 제 1 및 제 2 스토리지노드 전극18, 23: first and second storage node electrodes

19 : 산화막 21 : 제 2 하드 마스크19: oxide film 21: second hard mask

24 : 유전막 25 : 플레이트 전극24 dielectric film 25 plate electrode

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 소정의 공정이 완료된 반도체 기판 상에 제 1 캐패시터 산화막을 형성하는 단계; 기판의 일부가 노출되도록 제 1 캐패시터 산화막을 식각하여 캐패시터용 제 1 트렌치를 형성하는 단계; 제 1 트렌치 표면에만 제 1 방향으로 분리된 실린더형 제 1 스토리지노드 전극을 형성하는 단계; 제 1 스토리지노드 전극 사이의 공간을 매립하도록 산화막을 형성하는 단계; 기판 전면 상에 제 2 캐패시터 산화막을 형성하는 단계; 산화막 및 제 1 스토리지노드 전극이 노출되도록 제 2 캐패시터 산화막을 식각하여 캐패시터용 제 2 트렌치를 형성하는 단계; 제 2 트렌치 표면에만 제 1 방향으로 분리된 실린더형 제 2 스토리지노드 전극을 형성하는 단계; 제 1 및 제 2 캐패시터 산화막과 제 1 및 제 2 스토리지노드 전극을 소정부분 식각하여 제 1 및 제 2 스토리지노드 전극을 상기 제 1 방향과 수직하는 제 2 방향으로 분리시키는 단계; 제 1 및 제 2 캐패시터 산화막 및 산화막을 순차적으로 제거하여 제 1 및 제 2 스토리지노드 전극을 노출시키는 단계; 노출된 제 1 및 제 2 스토리지노드 전극의 내부 및 외부 표면 상에 유전막을 형성하는 단계; 및 유전막이 형성된 제 1 및 제 2 스토리지노드 전극 사이의 공간을 매립하도록 유전막 상부에 플레이트 전극을 형성하여 캐패시터를 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법에 의해 달성될 수 있다.According to an aspect of the present invention for achieving the above technical problem, an object of the present invention is the step of forming a first capacitor oxide film on a semiconductor substrate is completed a predetermined process; Etching the first capacitor oxide layer to expose a portion of the substrate to form a first trench for the capacitor; Forming a cylindrical first storage node electrode separated in a first direction only on the first trench surface; Forming an oxide layer to fill a space between the first storage node electrodes; Forming a second capacitor oxide film on the entire surface of the substrate; Etching the second capacitor oxide layer to expose the oxide layer and the first storage node electrode to form a second trench for the capacitor; Forming a cylindrical second storage node electrode separated in a first direction only on the second trench surface; Partially etching the first and second capacitor oxide layers and the first and second storage node electrodes to separate the first and second storage node electrodes in a second direction perpendicular to the first direction; Sequentially removing the first and second capacitor oxide films and the oxide films to expose the first and second storage node electrodes; Forming a dielectric film on the inner and outer surfaces of the exposed first and second storage node electrodes; And forming a capacitor by forming a plate electrode on the dielectric layer so as to fill a space between the first and second storage node electrodes having the dielectric layer formed thereon.

여기서, 제 1 방향은 캐패시터의 단축방향이고 제 2 방향은 캐패시터의 장축방향이며, 제 1 캐패시터 산화막은 총 캐패시터 산화막 두께의 1/2 정도로만 형성한다.Here, the first direction is the short axis direction of the capacitor and the second direction is the long axis direction of the capacitor, and the first capacitor oxide film is formed only about 1/2 of the total capacitor oxide film thickness.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.

도 1a 내지 도 1e, 도 2a 내지 도 2e, 및 도 3은 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 사시도 및 단면도로서, 도 2a 내지 도 2e는 도 1a 내지 도 1e의 A-A' 방향에 따른 각각의 단면도이다.1A to 1E, 2A to 2E, and 3 are perspective and cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to an embodiment of the present invention, and FIGS. 2A to 2E are FIGS. 1A to 1E. It is each sectional drawing along AA 'direction.

도 1a 및 도 2a를 참조하면, 셀영역이 정의되고 트랜지스터 및 비트라인 콘택 등의 소정의 공정이 완료된 반도체 기판(10) 상에 질화막의 제 1 하드마스크(12)가 상부에 구비되고 상기 비트라인 콘택과 연결된 비트라인(11)을 형성한다. 그 다음, 제 1 하드 마스크(12) 및 비트라인(11) 측벽에 질화막의 비트라인 스페이서(13)를 형성하고, 기판 전면 상에 층간절연막(14)을 형성한다. 그 후, 비트라인(11) 사이의 기판(10)의 일부가 노출되도록 자기정렬콘택(Self-Aligned Contact) 공정으로 층간절연막(14)을 식각하여 콘택홀을 형성하고, 콘택홀에 매립되도록 층간절연막(14) 상에 폴리실리콘막을 증착하고 화학기계연마(Chemical Mechanical Polishing; CMP) 공정이나 에치백(etch-back) 공정으로 폴리실리콘막을 전면식각하여 기판과 콘택하는 플러그(15)를 형성한다. 여기서, 플러그(15)는 스토리지노드 콘택으로서 작용한다. 그 다음, 기판 전면 상에 제 1 캐패시터 산화막(16)을 형성하고, 스토리지노드 전극용 제 1 마스크를 이용하여 플러그(15)가 노출되도록 제 1 캐패시터 산화막(16)을 식각하여 비트라인(11)과 동일한 방향으로 캐패시터용 제 1 트렌치(17)를 형성한다. 바람직하게, 제 1 캐패시터 산화막(16)은 HDP 산화막, USG막, BPSG막, PSG막, HLD 산화막, TEOS막, SOG막 중 선택되는 하나의 막으로 총 캐패시터 산화막 두께의 일부 두께, 더욱 바람직하게 1/2 정도의 두께만 형성한다.1A and 2A, a first hard mask 12 of a nitride film is disposed on a semiconductor substrate 10 on which a cell region is defined and predetermined processes such as transistors and bit line contacts are completed, and the bit line is disposed on the semiconductor substrate 10. The bit line 11 connected to the contact is formed. Next, the bit line spacer 13 of the nitride film is formed on the sidewalls of the first hard mask 12 and the bit line 11, and the interlayer insulating film 14 is formed on the entire surface of the substrate. Thereafter, the interlayer insulating layer 14 is etched by using a self-aligned contact process so that a part of the substrate 10 between the bit lines 11 is exposed to form a contact hole, and the interlayer is embedded in the contact hole. A polysilicon film is deposited on the insulating film 14, and the polysilicon film is etched by a chemical mechanical polishing (CMP) process or an etch-back process to form a plug 15 that contacts the substrate. Here, the plug 15 acts as a storage node contact. Next, the first capacitor oxide layer 16 is formed on the entire surface of the substrate, and the first capacitor oxide layer 16 is etched to expose the plug 15 using the first mask for the storage node electrode. The first trench 17 for the capacitor is formed in the same direction as that of the capacitor. Preferably, the first capacitor oxide film 16 is one film selected from among HDP oxide film, USG film, BPSG film, PSG film, HLD oxide film, TEOS film, and SOG film, and a part thickness of the total capacitor oxide film thickness, more preferably 1 Only a thickness of about 2 is formed.

도 1b 및 도 2b를 참조하면, 제 1 트렌치(17) 및 제 1 캐패시터 산화막(16) 표면 상에 폴리실리콘막 또는 금속막 등의 제 1 도전막으로 실린더형 제 1 스토리지노드 전극(18)을 형성하고, 제 1 스토리지노드 전극(18)이 형성된 제 1 트렌치(17)에 매립되도록 제 1 스토리지노드 전극(18) 상부에 매립용 물질막으로서 제 1 포토레지스트막(미도시)을 형성한다. 그 다음, 제 1 포토레지스트막 및 제 1스토리지노드 전극(18)을 제 1 캐패시터 산화막(16)의 표면이 노출되도록 CMP 공정이나 에치백 공정으로 전면식각하여 캐패시터의 단축방향, 즉 A-A' 방향으로 제 1 스토리지노드 전극(18)을 분리시킨 후, 제 1 포토레지스트막을 제거한다.1B and 2B, a cylindrical first storage node electrode 18 is formed on a surface of a first trench 17 and a first capacitor oxide film 16 by a first conductive film such as a polysilicon film or a metal film. A first photoresist layer (not shown) is formed on the first storage node electrode 18 as a buried material film so as to be embedded in the first trench 17 in which the first storage node electrode 18 is formed. Next, the first photoresist film and the first storage node electrode 18 are etched by the CMP process or the etch back process so that the surfaces of the first capacitor oxide film 16 are exposed to each other in the short axis direction of the capacitor, that is, AA 'direction. After the first storage node electrode 18 is separated, the first photoresist film is removed.

도 1c 및 도 2c를 참조하면, 제 1 스토리지노드 전극(18) 사이의 공간을 매립하도록 산화막(19)을 형성하고, 기판 전면 상에 제 2 캐패시터 산화막(20)과 질화막의 제 2 하드 마스크(21)를 순차적으로 형성한다. 여기서, 제 2 캐패시터 산화막(20)은 제 1 캐패시터 산화막(16)과 마찬가지로 HDP 산화막, USG막, BPSG막, PSG막, HLD 산화막, TEOS막, SOG막 중 선택되는 하나의 막으로 총 캐패시터 산화막 두께에서 제 1 캐패시터 산화막(16) 두께를 제외한 나머지 두께로 형성한다. 그 다음, 상기 스토리지노드 전극용 제 1 마스크를 이용하여 제 1 스토리지노드 전극(18) 및 산화막(19)이 노출되도록 제 2 하드 마스크(21) 및 제 2 캐패시터 산화막(20)을 식각하여 캐패시터용 제 2 트렌치(22)를 형성한다.1C and 2C, an oxide film 19 is formed to fill a space between the first storage node electrodes 18, and a second hard mask of the second capacitor oxide film 20 and the nitride film is formed on the entire surface of the substrate. 21) are formed sequentially. Here, like the first capacitor oxide film 16, the second capacitor oxide film 20 is one film selected from among HDP oxide film, USG film, BPSG film, PSG film, HLD oxide film, TEOS film, and SOG film, and total capacitor oxide film thickness. Is formed to the remaining thickness except for the thickness of the first capacitor oxide film 16. Next, the second hard mask 21 and the second capacitor oxide film 20 are etched using the first mask for the storage node electrode to expose the first storage node electrode 18 and the oxide film 19. The second trench 22 is formed.

도 1d의 (Ⅰ) 및 도 2d를 참조하면, 제 2 트렌치(22) 및 제 2 하드 마스크(21) 표면 상에 폴리실리콘막 또는 금속막 등의 제 2 도전막으로 실린더형 제 2 스토리지노드 전극(23)을 형성하고, 제 2 스토리지노드 전극(23)이 형성된 제 2 트렌치(22)에 매립되도록 제 2 스토리지노드 전극(23) 상부에 매립용 물질막으로서 제 2 포토레지스트막(미도시)을 형성한다. 그 다음, 제 2 포토레지스트막 및 제 2 스토리지노드 전극(23)을 질화막(21)의 표면이 노출되도록 CMP 공정이나 에치백 공정으로 전면식각하여 캐패시터의 단축방향, 즉 A-A' 방향으로 제 2 스토리지노드 전극(23)을 분리시킨 후, 제 2 포토레지스트막을 제거한다. 그 다음, 스토리지노드용 제 2 마스크를 이용하여 질화막(21), 제 1 및 제 2 캐패시터 산화막(16, 19), 제 1 및 제 2 스토리지노드 전극(18, 23)을 소정 부분 식각하여, 도 1d의 (Ⅱ)에 도시된 바와 같이, 캐패시터의 장축방향 즉 B-B' 방향으로 제 1 및 제 2 스토리지노드 전극(18, 23)을 이웃하는 전극과 서로 분리시킨다.Referring to FIGS. 1D and 2D, a cylindrical second storage node electrode is formed on a surface of the second trench 22 and the second hard mask 21 by a second conductive film such as a polysilicon film or a metal film. A second photoresist film (not shown) as a material film to be buried on the second storage node electrode 23 so as to form a 23 and to be buried in the second trench 22 where the second storage node electrode 23 is formed; To form. Next, the second photoresist film and the second storage node electrode 23 are etched by the CMP process or the etch back process so that the surfaces of the nitride film 21 are exposed, and thus the second storage in the short axis direction, that is, AA 'direction of the capacitor. After the node electrode 23 is separated, the second photoresist film is removed. Next, the nitride film 21, the first and second capacitor oxide films 16 and 19, and the first and second storage node electrodes 18 and 23 are partially etched using the second mask for the storage node. As shown in (d) of 1d, the first and second storage node electrodes 18, 23 are separated from neighboring electrodes in the long axis direction of the capacitor, that is, the BB 'direction.

도 1e 및 도 2e를 참조하면, 셀영역을 오픈시키는 마스크를 이용하여 셀영역의 제 1 및 제 2 캐패시터 산화막(16, 20)을 제거한 다음, 제 1 스토리지노드 전극(18) 사이에 매립된 산화막(19)을 제거하여 제 1 및 제 2 스토리지노드 전극(18, 23)을 노출시킨다. 그 다음, 도 3에 도시된 바와 같이, 노출된 제 1 및 제 2 스토리지노드 전극(18)의 내부 및 외부 표면에 유전막(24)을 형성하고, 유전막(24)이 형성된 제 1 및 제 2 스토리지노드 전극(18) 사이의 공간을 매립하도록 유전막(24) 상부에 플레이트 전극(25)을 형성함으로써, 적층형 이중 실린더 구조의 캐패시터를 완성한다.1E and 2E, an oxide layer embedded between the first storage node electrodes 18 is removed after removing the first and second capacitor oxide layers 16 and 20 of the cell region using a mask that opens the cell region. (19) is removed to expose the first and second storage node electrodes (18, 23). Next, as shown in FIG. 3, dielectric layers 24 are formed on the inner and outer surfaces of the exposed first and second storage node electrodes 18, and the first and second storage on which the dielectric layers 24 are formed. The plate electrode 25 is formed on the dielectric film 24 so as to fill the space between the node electrodes 18, thereby completing the capacitor of the stacked double cylinder structure.

상기 실시예에 의하면, 캐패시터 산화막을 2차례로 나누어 증착하고 각각 식각하여 실린더형의 제 1 및 제 2 스토리지노드 전극을 각각 형성한 후, 유전막 및 플레이트 전극을 형성하여 적층형의 이중 실린더 캐패시터를 형성함으로써, 캐패시터 산화막의 식각 깊이를 감소시켜 보우잉 현상을 방지할 수 있고, 이에 따라 스토리지노드 전극간 브리지를 방지할 수 있게 됨으로써 소자의 수율을 향상시킬 수 있다. 또한, 적층형 이중 실린더 캐패시터에 의해 고집적화에 대응하는 충분한 캐패시터 용량을 확보할 수 있으므로 소자의 전기적 특성을 향상시킬 수 있다.According to the above embodiment, by depositing the capacitor oxide film in two times and etching each to form cylindrical first and second storage node electrodes, and then forming a dielectric film and a plate electrode to form a stacked double cylinder capacitor, It is possible to prevent the bowing phenomenon by reducing the etching depth of the capacitor oxide film, thereby preventing the bridge between the storage node electrodes, thereby improving the yield of the device. In addition, the multilayered double-cylinder capacitor can ensure a sufficient capacitor capacity corresponding to high integration, thereby improving the electrical characteristics of the device.

한편, 상기 실시예에서는 매립용 물질막으로서 제 1 포토레지스트막을 이용하여 제 1 스토리지노드 전극을 분리하고 제 1 포토레지스트막을 제거한 후, 다시 제 1 스토리지노드 전극 사이의 공간을 산화막으로 매립하였지만, 매립용 물질막으로서 산화막을 적용하여 제 1 포토레지스트막의 형성 및 제거 단계를 배제할 수도 있다.Meanwhile, in the above embodiment, the first storage node electrode is separated using the first photoresist film as the buried material film, the first photoresist film is removed, and the space between the first storage node electrodes is again filled with an oxide film. An oxide film may be applied as the material film for eliminating the formation and removal of the first photoresist film.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

전술한 본 발명은 적층형의 이중 실린더 캐패시터를 적용함에 따라 캐패시터 산화막의 식각 두께를 감소시킴으로써 보우잉 및 이로 인한 브리지를 방지할 수 있으므로 소자의 수율을 향상시킬 수 있을 뿐만 아니라, 고집적 소자에 대응하는 충분한 캐패시터 용량을 확보함으로써 소자의 전기적 특성을 향상시킬 수 있다.According to the present invention as described above, by applying a stacked double-cylinder capacitor, it is possible to prevent the bowing and the resulting bridge by reducing the etching thickness of the capacitor oxide film, so that the yield of the device can be improved and sufficient to cope with the highly integrated device. By securing the capacitor capacity, it is possible to improve the electrical characteristics of the device.

Claims (6)

소정의 공정이 완료된 반도체 기판 상에 제 1 캐패시터 산화막을 형성하는 단계;Forming a first capacitor oxide film on the semiconductor substrate on which a predetermined process is completed; 상기 기판의 일부가 노출되도록 상기 제 1 캐패시터 산화막을 식각하여 캐패시터용 제 1 트렌치를 형성하는 단계;Etching the first capacitor oxide layer to expose a portion of the substrate to form a first trench for a capacitor; 상기 제 1 트렌치 표면에만 제 1 방향으로 분리된 실린더형 제 1 스토리지노드 전극을 형성하는 단계;Forming a cylindrical first storage node electrode separated in a first direction only on the first trench surface; 상기 제 1 스토리지노드 전극 사이의 공간을 매립하도록 산화막을 형성하는 단계;Forming an oxide layer to fill a space between the first storage node electrodes; 상기 기판 전면 상에 제 2 캐패시터 산화막을 형성하는 단계;Forming a second capacitor oxide film on the entire surface of the substrate; 상기 산화막 및 제 1 스토리지노드 전극이 노출되도록 상기 제 2 캐패시터 산화막을 식각하여 캐패시터용 제 2 트렌치를 형성하는 단계;Etching the second capacitor oxide layer to expose the oxide layer and the first storage node electrode to form a second trench for a capacitor; 상기 제 2 트렌치 표면에만 상기 제 1 방향으로 분리된 실린더형 제 2 스토리지노드 전극을 형성하는 단계;Forming a cylindrical second storage node electrode separated in the first direction only on the second trench surface; 상기 제 1 및 제 2 캐패시터 산화막과 제 1 및 제 2 스토리지노드 전극을 소정부분 식각하여 상기 제 1 및 제 2 스토리지노드 전극을 상기 제 1 방향과 수직하는 제 2 방향으로 분리시키는 단계;Partially etching the first and second capacitor oxide layers and the first and second storage node electrodes to separate the first and second storage node electrodes in a second direction perpendicular to the first direction; 상기 제 1 및 제 2 캐패시터 산화막 및 산화막을 순차적으로 제거하여 상기 제 1 및 제 2 스토리지노드 전극을 노출시키는 단계;Sequentially removing the first and second capacitor oxide layers and the oxide layer to expose the first and second storage node electrodes; 상기 노출된 제 1 및 제 2 스토리지노드 전극의 내부 및 외부 표면 상에 유전막을 형성하는 단계; 및Forming a dielectric film on inner and outer surfaces of the exposed first and second storage node electrodes; And 상기 유전막이 형성된 제 1 및 제 2 스토리지노드 전극 사이의 공간을 매립하도록 상기 유전막 상부에 플레이트 전극을 형성하여 캐패시터를 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법.And forming a capacitor by forming a plate electrode on the dielectric layer so as to fill a space between the first and second storage node electrodes having the dielectric layer formed thereon. 제 1 항에 있어서,The method of claim 1, 상기 제 1 스토리지노드 전극을 형성하는 단계는Forming the first storage node electrode 상기 제 1 트렌치 및 제 1 캐패시터 산화막 표면 상에 제 1 스토리지노드 전극을 형성하는 단계;Forming a first storage node electrode on the surface of the first trench and the first capacitor oxide layer; 상기 제 1 스토리지노드 전극이 형성된 상기 제 1 트렌치에 매립되도록 상기 제 1 스토리지노드 전극 상부에 제 1 포토레지스트막을 형성하는 단계;Forming a first photoresist layer on the first storage node electrode to be buried in the first trench in which the first storage node electrode is formed; 상기 제 2 포토레지스트막 및 제 1 스토리지노드 전극을 상기 제 1 캐패시터 산화막의 표면이 노출되도록 전면식각하여 제 1 스토리지노드 전극을 상기 제 1 방향으로 분리시키는 단계; 및Separating the first storage node electrode in the first direction by etching the second photoresist layer and the first storage node electrode so that the surfaces of the first capacitor oxide layer are exposed; And 상기 제 2 포토레지스트막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.And removing the second photoresist film. 제 1 항에 있어서,The method of claim 1, 상기 제 2 스토리지노드 전극을 형성하는 단계는Forming the second storage node electrode 상기 제 2 트렌치 및 제 2 캐패시터 산화막 표면 상에 제 2 스토리지노드 전극을 형성하는 단계;Forming a second storage node electrode on the surface of the second trench and the second capacitor oxide film; 상기 제 2 스토리지노드 전극이 형성된 상기 제 2 트렌치에 매립되도록 상기 제 2 스토리지노드 전극 상부에 제 2 포토레지스트막을 형성하는 단계;Forming a second photoresist layer on the second storage node electrode to be buried in the second trench in which the second storage node electrode is formed; 상기 제 2 포토레지스트막 및 제 2 스토리지노드 전극을 상기 제 2 캐패시터 산화막의 표면이 노출되도록 전면식각하여 제 2 스토리지노드 전극을 상기 제 1 방향으로 분리시키는 단계; 및Separating the second storage node electrode in the first direction by etching the entire surface of the second photoresist layer and the second storage node electrode to expose the surface of the second capacitor oxide film; And 상기 제 2 포토레지스트막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.And removing the second photoresist film. 제 2 항 또는 제 3 항에 있어서,The method of claim 2 or 3, 상기 제 1 방향은 상기 캐패시터의 단축방향이고 상기 제 2 방향은 상기 캐패시터의 장축방향인 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.And the first direction is a short axis direction of the capacitor and the second direction is a long axis direction of the capacitor. 제 2 항 또는 제 3 항에 있어서,The method of claim 2 or 3, 상기 전면식각은 화학기계연마 공정이나 에치백 공정으로 수행하는 것을 특징으로 반도체 소자의 캐패시터 제조방법.The front surface etching is a capacitor manufacturing method of a semiconductor device, characterized in that performed by a chemical mechanical polishing process or an etch back process. 제 1 항에 있어서,The method of claim 1, 상기 제 1 캐패시터 산화막은 총 캐패시터 산화막 두께의 1/2 정도로만 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.The first capacitor oxide film is a capacitor manufacturing method of a semiconductor device, characterized in that formed only about 1/2 of the total capacitor oxide film thickness.
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KR100940272B1 (en) * 2008-04-07 2010-02-05 주식회사 하이닉스반도체 Method of fabricating capacitor in semiconductor memory device
US8339765B2 (en) 2008-12-01 2012-12-25 Samsung Electronics Co., Ltd. Capacitor
KR20130074352A (en) * 2011-12-26 2013-07-04 삼성전자주식회사 Semiconductor device having capacitors

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