KR20040008448A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 금속 게이트전극 형성 공정 시 상기 금속 게이트전극 하부 부위에 첨점이 발생된 금속 게이트전극이 형성된 후, 선택 산화 공정을 2번 나누어 진행함으로써, 산화막 두께의 균일성을 증가시켜 상기 첨점이 없이 양호한 프로파일(Profile)의 금속 게이트전극을 형성하기 때문에 상기 금속 게이트전극의 에지(Edge) 부위에 전기장이 집중되는 것을 방지하여 GIDL(Gate Induced Drain Leakage) 및 SILC(Stress Induced Leakage Current)를 감소시킴으로 소자의 특성 및 수율을 향상시키는 기술이다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 금속 게이트전극을 형성한 후, 선택 산화 공정을 2번 나누어 진행하여 소자의 특성 및 수율을 향상시키는 반도체 소자의 제조 방법에 관한 것이다.
소자의 집적도가 증가함에 따라 게이트전극의 선폭이 감속하게 된다.
상기 게이트전극의 선폭이 감속함에 따라 다결정실리콘층과 WSix층이 적층된 게이트전극의 저항은 급격하게 증가하여 RC 지연 현상이 발생된다. 따라서, 하이 스피드(High speed) 특성을 확보하기 위해서는 낮은 저항을 가지는 게이트전극이 필요한 추세이다.
도 1a와 도 1b는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도이고, 도 2는 종래의 금속 게이트전극 하부 부위에 발생된 첨점을 나타낸 사진도이며, 도 3은 종래 선택 열 산화 공정을 도시한 계략도이다.
도 1a를 참조하면, 반도체 기판(11)상에 열 산화 공정으로 게이트 산화막(13)을 성장시킨다.
그 후, 상기 게이트 산화막(13) 상에 다결정 실리콘층(15), WN층(17), 텅스텐(W)층(19), 하드 마스크(Hard mask)층(21) 및 감광막을 순차적으로 형성한다.
그리고, 상기 감광막을 게이트전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 감광막을 마스크로 상기 하드 마스크층(21)을 식각하고, 상기 텅스텐층(19), WN층(17) 및 다결정 실리콘층(15)을식각하여 금속 게이트전극을 형성한 후, 상기 감광막을 제거한다. 이때, 도 2에서와 같이, 상기 금속 게이트전극 형성 공정 시 식각된 프로파일(Profile)이 불량하여 상기 금속 게이트전극의 하단부에 첨점(A)이 발생된다.
도 1b에서와 같이, 선택 열 산화 공정으로 상기 다결정 실리콘층(15)의 측면과 상기 금속 게이트전극 에지의 게이트 산화막(13)에 산화막(23)을 성장시킨다.
여기서, 상기 선택 열 산화 공정은 H2O와 H2의 분압을 조절하여 상기 텅스텐층(19)은 산화되지 않고 상기 다결정 실리콘층(15)만 산화시키는 공정으로 도 3에서와 같이, 상기 금속 게이트전극이 형성된 반도체 기판(11)을 로드(Load)시키고, H2분위기에서 램프 업(Ramp up)시킨 후, H2O와 H2분위기에서 선택 열 산화 공정을 진행하고, N2또는 H2분위기에서 램프 다운(Down)시킨 다음, 상기 반도체 기판(11)을 언 로드(Unload)시키는 일련의 공정을 진행한다.
도 4는 종래의 금속 게이트전극의 SILC 특성을 도시한 그래프이다.
일반적인 건식산화 방법은 산화제인 산소(O2)의 확산계수가 낮아 산화속도가 2 ∼ 3Å/min이기 때문에 산화 공정을 진행 후 다결정 실리콘층의 산화막 두께가 균일하다.
반면에 상기 선택 열 산화 공정은 산화제인 H2O의 산화속도가 10Å/min이기 때문에 상기 선택 열 산화 공정 시 도 2에서와 같이, 상기 다결정 실리콘층(15)의 하부 부위는 상대적으로 산화가 적게되어 상기 다결정 실리콘층(15)의 하단부에 오목한 모양의 첨점(A)이 발생된다.
상기 다결정 실리콘층(15)의 하단부에 첨점(A)이 발생되어 도 4에서와 같이, SILC(Stress Induced Leakage Current)(B)가 증가된다.
종래의 반도체 소자의 제조 방법은 금속 게이트전극 형성 공정 시 식각된 프로파일이 불량하여 상기 금속 게이트전극의 하단부에 첨점이 발생되거나 금속 게이트전극을 형성한 후 선택 열 산화 공정을 진행하기 때문에 상기 선택 열 산화 공정 시 상기 다결정 실리콘층의 하단부에 첨점이 발생되어 전기장이 집중되므로 GIDL(Gate Induced Drain Leakage) 및 SILC가 증가되는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 금속 게이트전극 형성 공정 시 상기 금속 게이트전극 하부 부위에 첨점이 발생되어 프로파일(Profile)이 불량한 금속 게이트전극이 형성된 후, 선택 산화 공정을 2번 나누어 진행함으로써, 첨점이 없이 양호한 프로파일의 금속 게이트전극을 형성하는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a와 도 1b는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 2는 종래의 금속 게이트전극 하부 부위에 발생된 첨점을 나타낸 사진도.
도 3은 종래 선택 열 산화 공정을 도시한 계략도.
도 4는 종래의 금속 게이트전극의 SILC 특성을 도시한 그래프.
도 5a와 도 5b는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 6은 본 발명의 제 1 선택 열 산화 공정을 도시한 개략도.
도 7은 본 발명의 제 2 선택 열 산화 공정을 도시한 개략도.
< 도면의 주요 부분에 대한 부호의 설명 >
11,31 : 반도체 기판13,33 : 게이트 산화막
15,35 : 다결정 실리콘층17,37 : WN층
19,39 : 텅스텐(W)층21,41 : 하드 마스크층
23,43 : 산화막
이상의 목적을 달성하기 위한 본 발명은,
반도체 기판 상에 게이트 산화막을 개재하며 다결정 실리콘층과 금속층이 적층된 구조의 금속 게이트전극을 형성하는 단계와,
상기 금속 게이트전극이 형성된 반도체 기판을 로드시키고, 램프 업시킨 후, 제 1 선택 열 산화 공정으로 상기 다결정 실리콘층을 제 1 산화시키는 단계와,
퍼지 공정을 진행하고, 제 2 선택 열 산화 공정으로 상기 다결정 실리콘층을 제 2 산화시켜 상기 다결정 실리콘층의 측면과 상기 금속 게이트전극 에지 부위의 게이트 산화막에 산화막을 성장시킨 후, 상기 반도체 기판을 램프 다운 시킨 다음, 언 로드하는 단계를 포함하는 반도체 소자의 제조 방법을 제공하는 것과,
상기 로드 공정은 상온 ∼ 400℃ 온도의 N2분위기에서 실시하는 것과,
상기 제 1, 제 2 선택 열 산화 공정은 각각 700 ∼ 1000℃ 온도의 H2O/H2의 값이 0.01 ∼ 0.5인 분위기에서 실시하는 것과,
상기 제 1 선택 열 산화 공정으로 성장되는 산화막은 상기 제 1, 제 2 선택 열 산화 공정으로 성장되는 최종 산화막 두께의 50 ∼ 80%의 두께로 성장시키는 것과,
상기 퍼지 공정은 비활성 기체 또는 환원성 기체 분위기에서 실시하는 것과,
상기 언 로드 공정은 상온 ∼ 400℃ 온도의 비활성 기체 또는 환원성 기체 분위기에서 실시하는 것을 특징으로 한다.
본 발명의 원리는 금속 게이트전극을 형성한 후, 선택 산화 공정을 2번 진행함으로써, 산화막 두께의 균일성을 증가시켜 상기 금속 게이트전극의 프로파일을 개선하기 위한 것이다.
즉, 산화막은 산화제의 확산에 의해 형성된다.
한번 산화막이 형성된 후 산화막을 다시 성장시키려면 산화제가 이미 형성된 산화막을 통해 확산이 되어 실리콘층에 도달한 이후 산화가 일어나기 때문에 같은두께의 열산화막을 형성할 때 한 번에 산화막을 형성시키는 경우보다 두 번에 나누어 산화막을 성장시키는 경우가 산화 시간이 더 길어지게 된다.
또한 이미 형성된 산화막의 두께가 일정하지 않을 경우 선택 산화 공정을 진행할 때 얇은 쪽은 산화제가 계면에 먼저 도달하여 두꺼운 쪽보다 먼저 산화가 일어나고 결과적으로 최종 산화막의 두께 차이가 감소하게 되는 것을 이용한 발명이다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 5a와 도 5b는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도이고, 도 6은 본 발명의 제 1 선택 열 산화 공정을 도시한 개략도이며, 도 7은 본 발명의 제 2 선택 열 산화 공정을 도시한 개략도이다.
도 5a를 참조하면, 반도체 기판(31)상에 열 산화 공정으로 게이트 산화막(33)을 성장시킨다.
그 후, 상기 게이트 산화막(33) 상에 다결정 실리콘층(35), WN층(37), 텅스텐층(39), 하드 마스크층(41) 및 감광막을 순차적으로 형성한다.
그리고, 상기 감광막을 게이트전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 감광막을 마스크로 상기 하드 마스크층(41)을 식각하고, 상기 텅스텐층(39), WN층(37) 및 다결정 실리콘층(35)을 식각하여 금속 게이트전극을 형성한 후, 상기 감광막을 제거한다.
도 5b, 도 6 및 도 7을 참조하면, 선택 열 산화 공정으로 상기 다결정 실리콘층(35)의 측면과 상기 금속 게이트전극 에지 부위의 게이트 산화막(33)에산화막(43)을 성장시킨다.
여기서, 상기 선택 열 산화 공정을 두 번 나누어 진행한다.
즉, 상기 금속 게이트전극이 형성된 반도체 기판(11)을 상온 ∼ 400℃ 온도의 N2분위기에서 로드시키고, 램프 업시킨 후, 700 ∼ 1000℃ 온도의 H2O/H2의 값이 0.01 ∼ 0.5인 분위기에서 제 1 선택 열 산화 공정으로 상기 다결정 실리콘층(35)의 측면과 상기 금속 게이트전극 에지(Edge) 부위의 게이트 산화막(33)에 제 1 산화막(51)을 성장시킨다. 이때, 상기 제 1 산화막을 최종 산화막 두께의 50 ∼ 80%의 두께로 성장시킨다.
그리고, 전면에 비활성 기체 또는 환원성 기체 분위기에서 퍼지(Purge) 공정을 진행한 후, 700 ∼ 1000℃ 온도의 H2O/H2의 값이 0.01 ∼ 0.5인 분위기에서 제 2 선택 열 산화 공정으로 상기 다결정 실리콘층(35)의 측면과 상기 금속 게이트전극 에지 부위의 게이트 산화막(33)에 제 2 산화막(53)을 성장시킨다.
이어, 상온 ∼ 400℃ 이하 온도의 비활성 기체 또는 환원성 기체 분위기에서 램프 다운(Down)시킨 다음, 상기 반도체 기판(31)을 언 로드(Unload)시키는 일련의 공정을 진행한다.
본 발명의 반도체 소자의 제조 방법은 금속 게이트전극 형성 공정 시 상기 금속 게이트전극 하부 부위에 첨점이 발생된 금속 게이트전극이 형성된 후, 선택 산화 공정을 2번 나누어 진행함으로써, 산화막 두께의 균일성을 증가시켜 상기 첨점이 없이 양호한 프로파일의 금속 게이트전극을 형성하기 때문에 상기 금속 게이트전극의 에지 부위에 전기장이 집중되는 것을 방지하여 GIDL 및 SILC를 감소시킴으로 소자의 특성 및 수율을 향상시키는 효과가 있다.
Claims (6)
- 반도체 기판 상에 게이트 산화막을 개재하며 다결정 실리콘층과 금속층이 적층된 구조의 금속 게이트전극을 형성하는 단계와,상기 금속 게이트전극이 형성된 반도체 기판을 로드시키고, 램프 업시킨 후, 제 1 선택 열 산화 공정으로 상기 다결정 실리콘층을 제 1 산화시키는 단계와,퍼지 공정을 진행하고, 제 2 선택 열 산화 공정으로 상기 다결정 실리콘층을 제 2 산화시켜 상기 다결정 실리콘층의 측면과 상기 금속 게이트전극 에지 부위의 게이트 산화막에 산화막을 성장시킨 후, 상기 반도체 기판을 램프 다운 시킨 다음, 언 로드하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 로드 공정은 상온 ∼ 400℃ 온도의 N2분위기에서 실시함을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1, 제 2 선택 열 산화 공정은 각각 700 ∼ 1000℃ 온도의 H2O/H2의 값이 0.01 ∼ 0.5인 분위기에서 실시함을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 선택 열 산화 공정으로 성장되는 산화막은 상기 제 1, 제 2 선택 열 산화 공정으로 성장되는 최종 산화막 두께의 50 ∼ 80%의 두께로 성장시킴을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 퍼지 공정은 비활성 기체 또는 환원성 기체 분위기에서 실시함을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 언 로드 공정은 상온 ∼ 400℃ 온도의 비활성 기체 또는 환원성 기체 분위기에서 실시함을 특징으로 하는 반도체 소자의 제조 방법.
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| US8741716B2 (en) | 2009-02-24 | 2014-06-03 | Hynix Semiconductor Inc. | Semiconductor device with a gate having a bulbous area and a flattened area underneath the bulbous area and method for manufacturing the same |
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