KR20040008438A - 동기보상회로 및 그의 제어방법 - Google Patents

Abstract

본 발명은 동기보상회로 및 그의 제어방법에 관한 것으로, 특히 듀얼포트 선입선출기능의 회로를 이용하여 입력신호와 신호처리에 사용되는 신호의 클럭을 분리하여 둘사이의 동기화의 필요성을 제거한 동기보상회로 및 그의 제어방법에 관한 것이다. 이를 위하여 본 발명은 데이터 버스를 통해 데이터를 출력하는 백플레인과; 읽기신호를 출력하는 신호처리부와; 상기 백플레인으로부터 데이터 입력시 쓰기 어드레스를 증가시키며 상기 쓰기 신호에 동기되어 데이터를 순차적으로 저장하고, 상기 신호처리부로 데이터 출력시 읽기 어드레스를 증가시키며 상기 읽기 신호에 동기되어 저장된 데이터를 순차적으로 출력하는 메모리부로 구성된 것을 특징으로 한다.

Description

동기보상회로 및 그의 제어방법{CIRCUIT FOR SYNCHRONIZING COMPENSATING AND HIS CONTROLLING METHOD}

본 발명은 동기보상회로 및 그의 제어방법에 관한 것으로, 특히 듀얼포트 선입선출기능의 회로를 이용하여 입력신호와 신호처리에 사용되는 신호의 클럭을 분리하여 둘사이의 동기화의 필요성을 제거한 동기보상회로 및 그의 제어방법에 관한 것이다.

일반적으로, 동기 보상회로는 입력신호의 클럭과 실제 회로를 구동하는 주클럭을 동기화시키는 회로에 있어, 상기 입력신호의 클럭과 실제 회로를 구동하는 주클럭이 다를 경우, 입력신호와 그 신호를 받아서 신호처리를 하는 부분에 동기가 어긋나는 것을 보상해주는 회로로서, 이와 같은 종래 기술을 첨부한 도면을 참조하여 설명하면 다음과 같다.

도 1은 종래의 동기보상회로를 보인 예시도로서, 이에 도시한 바와 같이 데이터 및 그 데이터 처리를 위한 동기신호를 출력하는 백플레인(10)과; 상기 백플레인(10)의 동기신호를 입력받아 그 동기신호를 일정비율로 체배하여 출력하는 클럭체배기(20)와; 상기 클럭체배기(20)의 출력신호의 주파수를 분주하여 적절한 주파수의 신호를 출력하는 주파수 분주기(30)와; 상기 주파수 분주기(30)의 출력신호를 동작신호와 동기신호가 동기되어 데이터 및 신호를 처리하는 신호처리부(40)로 구성된 것으로, 이와 같이 구성된 종래 장치의 동작을 설명하면 다음과 같다.

먼저, 백플레인(Back Plane)(10)은 신호처리부(40)로 입력신호를 출력함과아울러, 데이터버스(Data BUS)를 통해 상기 신호처리부(40)로 데이터(Data)를 전송한다.

이때, 일반적으로 입력신호의 클럭은 실제 입력신호의 속도에 맞추어 낮은 주파수를 사용하게 된다.

따라서, 상기 신호처리부(40)로 입력되는 입력신호인 데이터 동기신호(DATA SYNC CLK)와의 동기를 맞출뿐 아니라 상기 신호처리부(40)를 적절한 속도로 동작시키기 위해 일정한 주파수로 증가시켜 높은 주파수의 클럭을 출력한다.

이와 같은 목적으로, 종래 입력신호는 분기되어 클럭체배기(20)로 입력되고, 그 클럭체배기(20)와 주파수 분주기(30)를 통해 신호처리부(40)로 입력되는 동작신호(MASTER CLK)가 되어 상기 신호처리부(40)는 동작하게 된다.

그러나, 상기한 바와 같은 종래의 동기보상회로는 백플레인(10)을 통해 출력되는 입력신호에서 분기되어 낮은 주파수신호이기 때문에 클럭체배기(20) 및 분주기(30)를 통해 높은 주파수신호를 얻는 과정을 거치게 되므로, 입력신호의 데이터 동기신호(DATA SYNC CLK)와 실제 회로를 구동하는 동작신호(MASTER CLK)이 다를 경우, 입력신호와 그 신호를 받아서 신호처리를 하는 부분에 있어서, 동기가 어긋나는 문제가 발생할 수 있다.

또한, 신호처리의 용량이 커지고, 그에 따라서 보다 높은 주파수의 클럭을 요구하는 경우가 많아지면서 높은 안정성과 낮은 지터(jitter)특성인 클럭체배기(20)가 필요하지만, 종래의 동기보상회로는 이러한 요구를 충족시켜 줄 수 있는 클럭을 만들기 어렵다.

이러한 경우 입력신호와 실제로 이 입력을 받아 동작하는 주회로의 클럭동기가 맞지 않아 전반적인 시스템의 성능이 떨어지게 되므로, 별개의 클럭차이를 보상해 줄 수 있는 회로가 필요하다.

따라서, 데이터 동기 클럭과는 별개로 보다 만들기 쉽고, 낮은 위상 노이즈특성을 나타내는 고성능의 고주파 신호발생기를 적용하여 원하는 주파수를 생성하고 분주한 다음 그 신호를 적절히 마스터 클럭으로 사용하여 동기를 맞추는 방법을 채택하였다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위한 필요성을 감안하여 창안한 것으로, 신호의 동기를 보상해주는 회로가 필요하여 듀얼 포트 선입선출(Dual Port FIFO)부를 사용하여 입력신호와 신호처리에 사용되는 신호의 클럭을 분리하여 둘 사이의 동기화의 필요성을 제거하였다.

이에, 입력신호를 상기 듀얼 포트 선입선출부에 쓰기신호클럭과는 무관하게, 별개의 클럭에 동기를 맞춰 신호를 읽게 됨으로써, 신호처리부는 안정적으로 입력을 받을수가 있게된다.

또한, 입력신호가 없는 경우 알람을 띄우게 되므로 진단기능도 포함할수가 있을뿐만 아니라, 고주파 클럭의 신호원으로서 고주파 신호발생기를 사용할 수 있게 되어 회로에 보다 깨끗한 클럭신호원을 적용할 수 있도록 한 동기보상회로 및 그의 제어방법을 제공함에 그 목적이 있다.

도 1은 종래의 동기보상회로를 보인 예시도.

도 2는 본 발명 동기보상회로의 구성을 보인 예시도.

도 3은 본 발명 동기보상회로의 제어방법을 보인 흐름도.

도 4는 도 2의 듀얼포트 선입선출부의 입출력신호를 보인 예시도.

***도면의 주요부분에 대한 부호의 설명***

10: 백플레인 30: 주파수 분주기

40: 신호처리부 50: 메모리부

50a: 어드레스 카운터 50b: 듀얼포트 선입선출부

60: 고주파 신호발생기

상기와 같은 목적을 달성하기 위한 본 발명은, 데이터 버스를 통해 데이터를 출력하는 백플레인과; 읽기신호를 출력하는 신호처리부와; 상기 백플레인으로부터 데이터 입력시 쓰기 어드레스를 증가시키며 상기 쓰기 신호에 동기되어 데이터를 순차적으로 저장하고, 상기 신호처리부로 데이터 출력시 읽기 어드레스를 증가시키며 상기 읽기 신호에 동기되어 저장된 데이터를 순차적으로 출력하는 메모리부로 구성된 것을 특징으로 한다.

상기와 같은 목적을 달성하기 위한 본 발명은, 백플레인의 출력데이터를 쓰기 신호에 동기시켜 입력받아 저장하는 제1 단계와; 상기 순차적으로 저장된 데이터의 개수가 설정된 버퍼(Buffer)크기 이상인가를 판단하는 제2 단계와; 상기 저장된 데이터 개수가 버퍼(Buffer)크기 이상이면 읽기 신호에 동기되어 저장된 데이터를 신호처리기로 출력하는 제3 단계로 이루어진 것을 특징으로 한다.

이하, 본 발명에 따른 일실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도 2는 본 발명 동기보상회로의 구성을 보인 예시도로서, 이에 도시된 바와 같이 데이터 버스를 통해 데이터를 출력하는 백플레인(10)과; 읽기신호를 출력하는 신호처리부(40)와; 상기 백플레인(10)으로부터 데이터 입력시 쓰기 어드레스(WRITE Address)를 증가시키며 상기 쓰기 신호(WRITE CLK)에 동기되어 데이터(Input Data)를 순차적으로 저장하고, 상기 신호처리부(40)로 데이터 출력시 읽기 어드레스(READ Address)를 증가시키며 상기 읽기 신호(READ CLK)에 동기되어 저장된 데이터를 순차적으로 출력하는 메모리부(50)로 구성된다.

도 3은 본 발명 동기보상회로의 제어방법을 보인 흐름도로서, 이에 도시한 바와 같이 백플레인의 출력데이터를 쓰기 신호에 동기시켜 입력받아 저장하는 제1 단계(S31~S34)와; 상기 순차적으로 저장된 데이터의 개수가 설정된 버퍼(Buffer)크기 이상인가를 판단하는 제2 단계(S35)와; 상기 저장된 데이터 개수가 버퍼(Buffer)크기 이상이면 읽기 신호에 동기되어 저장된 데이터를 신호처리기로 출력하는 제3 단계(S36~S38)로 이루어진 것으로, 이와 같이 구성된 본 발명의 동작 및 작용을 설명하면 다음과 같다.

본 발명은 두가지 다른 별도의 클럭을 사용하더라도 입력신호와 실제 신호처리하는 회로 사이에 클럭 동기가 어긋나서 발생할 수 있는 문제를 해결하고자함에서 시작하였다.

먼저, 백플레인(Back Plane)(10)은 버스를 통해 데이터를 메모리부(50)의 듀얼포트 선입선출(Dual Port FIFO)부(50b)로 출력함과 아울러, 쓰기신호(WRITE CLK)를 상기 듀얼포트 선입선출부(50b)로 출력한다.

도 4는 도 2의 듀얼포트 선입선출(Dual Port FIFO)부의 입출력신호를 보인 예시도로서, 이에 도시한 바와 같이 듀얼포트 선입선출부(50b)는 기존에 개발되어 있는 하나의 메모리 구조인데, 입력과 출력이 각각 서로 다른 두개(dual)의 포트를 가지게 되고, 각각 읽고 쓰는 것은 별도의 독립된 클럭을 사용하고 있다.

이에, 상기 듀얼포트 선입선출부(50b)는 쓰기신호(WRITE CLK)에 맞춰 버스를 통해 입력받는다(S31).

이때, 상기 듀얼포트 선입선출부(50b)의 램의 메모리상태가 가득찼는지를 파악하여 가득찬 상태이면 제1 알람(FULL Alarm)으로 경보한후, 상기 듀얼포트 선입선출부(50b)의 입력 데이터(Input Data)를 차단한다(S32, S33).

그러나, 상기 램의 메모리상태가 가득찬 상태가 아닐경우, 메모리부(50)의 어드레스 카운터(50a)에 의해 입력되는 데이터(Input Data)의 쓰기 어드레스(WRITE address)를 1씩 증가시키며 순차적으로 듀얼포트 선입선출부(50b)의 램에 저장하게 되는데, 이러한 과정을 반복하여 설정된 버퍼값에 따라 입력되는 데이터를 상기 듀얼포트 선입선출부(50b)에 저장한다(S34, S35).

이후, 상기 듀얼포트 선입선출부(50b)는 쓰기 어드레스(WRITE Address)가 설정된 버퍼값에 따라 순차적으로 데이터를 저장한다.

여기서, 상기 버퍼값은 램 메모리에서 입력을 받은후부터 출력으로 내보내기 시작할때까지의 간격을 의미한다.

이에, 상기 듀얼포트 선입선출부(50b)는 상기 설정된 버퍼값이상 데이터의 개수가 쌓이게 되면 읽기신호클럭(READ Address)에 의해 출력을 내보내게 된다.

즉, 듀얼포트 선입선출부(50b)는 램에 입력신호를 쓰기신호(WRITE CLK)의 동기에 맞춰 차례로 저장하고, 그 저장한 순서에 따라 별개의 읽기신호(READ CLK)에 동기되어 순서대로 하나씩 저장된 신호를 출력한다.

따라서, 정상적인 경우라면 램 안에는 항상 일정하게 버퍼값만큼의 데이터를 저장한채로 입력데이트(Input Data)는 하나씩 램 메모리에 더해지고, 같은 속도로 출력(Output Data)은 하나씩 빠져나가게 되어, 상기 램의 메모리가 부족한 경우는 없게 된다.

그러나, 램 메모리에 저장된 데이터가 비어있는 상태인가를 판단하여 판단결과, 듀얼포트 선입선출부(50b)에서 신호처리부(40)로 출력되는 데이터만 있고, 그 듀얼포트 선입선출부(50b)로 입력되는 데이터가 없어 램 메모리에 저장된 데이터가 없을때에는 제2 알람(EMPTY Alarm)으로 램의 상태를 알린다(S36, S37).

상기 램 메모리에 저장된 데이터가 있다면 듀얼포트 선입선출부(50b)는 읽기신호(READ CLK)를 입력받고, 어드레스 카운터(50a)를 1씩증가시키면서 순차적으로 듀얼포트 선입선출부(50b)의 램에 저장된 데이터중 낮은 어드레스의 데이터부터 순차적으로 신호처리부(40)로 출력한다(S38).

상기 메모리부(50)와 분리된 고주파 신호발생기(60)는 고주파신호인 경우 정확한 클럭특성을 얻기 위해서 사용되는것으로, 신호처리부(40)는 고주파회로로부터 발생된 신호를 분주하여 읽기신호(READ CLK)를 출력하는 주파수 분주기(30)로부터 동작신호(MASTER CLK)를 입력받는다.

이렇게 얻은 주파수 분주기(30)의 출력신호를 동작신호(MASTER CLK)로 입력받아 신호 처리부(40)는 동작하게 되는데, 이때 입력신호(Input Data)를 자신의 동작신호(MASTER CLK)에 동기시켜 받기 위해서 데이터 동기신호(DATA SYNC CLK)라는 것을 사용하여 입력을 받는다.

따라서, 동작신호(MASTER CLK)와 데이터 동기신호(DATA SYNC CLK)는 동기가 같게 되어 신호처리부(40)에서 입력데이터(Input Data)를 처리하게 된다.

이상에서 상세히 설명한 바와 같이 본 발명은 신호의 동기보상에 관한것으로, 듀얼 포트 선입선출(Dual Port FIFO)부를 사용하여 입력신호와 신호처리에 사용되는 신호의 클럭을 분리하여 둘 사이의 동기화의 필요성을 제거하였다.

이에, 입력신호를 상기 듀얼 포트 선입선출부에 쓰기신호클럭과는 무관하게, 별개의 클럭에 동기를 맞춰 신호를 읽게 됨으로써, 신호처리부는 안정적으로 입력을 받을수가 있게된다.

또한, 입력신호가 없는 경우 알람을 띄우게 되므로 진단기능도 포함할수가 있을뿐만 아니라, 고주파 클럭의 소스로서 고주파 피엘엘(PLL)을 사용할 수 있게 되어 회로에 보다 깨끗한 클럭소스를 적용할 수 있도록 함에 따라 안정적이며 신뢰성있게 동기를 보상하는 효과가 있다.

Claims (7)

1. 데이터 버스를 통해 데이터를 출력하는 백플레인과;

   읽기신호를 출력하는 신호처리부와;

   상기 백플레인으로부터 데이터 입력시 쓰기 어드레스를 증가시키며 상기 쓰기 신호에 동기되어 데이터를 순차적으로 저장하고, 상기 신호처리부로 데이터 출력시 읽기 어드레스를 증가시키며 상기 읽기 신호에 동기되어 저장된 데이터를 순차적으로 출력하는 메모리부로 구성된 것을 특징으로 하는 동기보상회로.
2. 제1 항에 있어서, 상기 메모리부는 입력데이터의 어드레스를 순차적으로 증가시키며 카운팅하는 어드레스 카운터와;

   상기 어드레스 카운터의 카운팅된 어드레스에 순차적으로 입력데이터를 선입선출하는 듀얼포트 선입선출부로 구성된 것을 특징으로 하는 동기보상회로.
3. 제1 항 또는 제2 항에 있어서, 상기 메모리부는 설정된 소정간격을 두고 저장된 데이터가 소정 데이터이상 저장되면 신호처리부의 읽기 신호에 의해 저장된 데이터를 출력하는 것을 특징으로 하는 동기보상회로.
4. 제2 항에 있어서, 상기 듀얼포트 선입선출부는 입력데이터가 가득차면 제1 알람으로 경보하고 입력을 차단하고, 입력데이터가 비어있으면 제2 알람으로 경보하고 출력을 차단하는 것을 특징으로 하는 동기보상회로.
5. 백플레인의 출력데이터를 쓰기 신호에 동기시켜 입력받아 저장하는 제1 단계와; 상기 순차적으로 저장된 데이터의 개수가 설정된 버퍼(Buffer)크기 이상인가를 판단하는 제2 단계와; 상기 저장된 데이터 개수가 버퍼(Buffer)크기 이상이면 읽기 신호에 동기되어 저장된 데이터를 신호처리기로 출력하는 제3 단계로 이루어진 것을 특징으로 하는 동기보상회로의 제어방법.
6. 제5 항에 있어서, 상기 제1 단계는 메모리에 백플레인의 출력데이터가 가득찼는지 판단하여 가득차면 알람으로 경보하고 상기 백플레인의 출력데이터의 입력을 차단하는 단계를 더 포함하여 이루어진 것을 특징으로 하는 동기보상회로의 제어방법.
7. 제5 항에 있어서, 상기 제3 단계는 메모리에 백플레인의 출력데이터가 저장되어 있는지 판단하여 비어있으면 알람으로 경보하고, 신호처리기의 입력데이터를 차단하는 단계를 더 포함하여 이루어진 것을 특징으로 하는 동기보상회로의 제어방법.