KR20040008405A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 기판 상에 다결정 실리콘층을 형성하고, 상기 소자분리영역에 트렌치(Trench)를 형성한 후, 상기 트렌치에 소자분리막을 형성한 다음, 게이트전극 형성될 부위의 상기 다결정 실리콘층을 식각하여 랜딩 플러그(Landing plug)를 형성하고, 상기 랜딩 플러그 사이의 채널(Channel) 영역에만 형성되는 “I”형태의 다결정 실리콘층과 그 상부에 라인(Line) 형태의 텅스텐(W)층이 적층된 게이트전극을 형성함으로써, 종래에 게이트전극을 형성한 후, 랜딩 플러그 형성 공정 시 발생된 미스 얼라인(Mis align)을 방지하고, 상기 소자분리막의 모트(Moat) 현상이 발생되지 않으며, “I”형태의 다결정 실리콘층과 그 상부에 라인 형태의 텅스텐층이 적층된 게이트전극을 형성하기 때문에 워드라인(Word line)간에 그리고 상기 워드라인과 비트라인(Bit line)간에 발생된 기생 캐패시턴스(Capacitance)를 방지하여 소자의 특성, 수율 및 신뢰성을 향상시키는 기술이다.

Description

반도체 소자의 제조 방법{Method for manufacturing a semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 기판 상에 다결정 실리콘층을 형성하고, 상기 소자분리영역에 트렌치(Trench)를 형성한 후, 상기 트렌치에 소자분리막을 형성한 다음, 게이트전극 형성될 부위의 상기 다결정 실리콘층을 식각하여 랜딩 플러그(Landing plug)를 형성하고, 상기 랜딩 플러그 사이의 채널(Channel) 영역에만 형성되는 “I”형태의 다결정 실리콘층과 그 상부에 라인(Line) 형태의 텅스텐(W)층이 적층된 게이트전극을 형성하여 소자의 특성, 수율 및 신뢰성을 향상시키는 반도체 소자의 제조 방법에 관한 것이다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 1a를 참조하면, 소자분리막(12)이 구비된 반도체 기판(11) 상에 게이트 산화막(13)을 개재한 게이트전극(15)을 형성한다. 이때, 상기 게이트전극(15)은 그 상부에 하드 마스크(Hard mask)층(17)을 구비한다. 그리고, 상기 게이트전극(15)으로 라인 형태의 워드라인을 형성한다.
그리고, 상기 반도체 기판(11) 표면내의 게이트전극(15) 양측에 소오스 영역/드레인 영역(19)을 형성한다.
이어, 상기 게이트전극(15)을 포함한 반도체 기판(11) 상에 라이너(Liner) 질화막(21)을 형성한다.
그리고, 상기 라이너 질화막(21) 상에 층간 절연막(23)을 형성하고 평탄화 시킨다.
도 1b를 참조하면, 상기 층간 절연막(23) 상에 감광막을 도포한다.
그리고, 랜딩 플러그 형성용 마스크로 상기 감광막을 노광하고 현상하여 감광막 패턴(Pattern)(25)을 형성한다.
이어, 상기 감광막 패턴(25)을 마스크로 상기 층간 절연막(23)을 식각하여 랜딩 플러그용 콘택홀을 형성한다.
도 1c를 참조하면, 상기 감광막 패턴(25)을 제거하고, 상기 층간 절연막(23)을 포함한 전면에 다결정 실리콘층(27)을 형성하고, 상기 층간 절연막(23)을 식각 종말층으로 상기 다결정 실리콘층(27)을 에치백(Etch-back)한다.
도 1d를 참조하면, 상기 라이너 질화막(21)을 식각 방지막으로 하는 화학적 기계 연마 방법에 의해 상기 층간 절연막(23)과 다결정 실리콘층(27)을 식각하여서로 격리된 랜딩 플러그(29)를 형성한다.
도 2는 일반적인 DRAM을 도시한 레이이아웃도이다.
그리고, 도 3은 도 2의 Ⅰ-Ⅰ 선상의 단면도이고, 도 4는 도 2 “F”의 확대도이다.
도 2를 참조하면, 반도체 기판(도시하지 않음)에 가로축 방향으로 일정간격 이격 되면서 “I”형태로 배열되되, 이웃하는 열과 어긋나게 배열된 다수개의 활성영역(A)들, 상기 반도체 기판 상에 가로축 방향으로 일정간격 이격 되어 라인 형태로 배열된 다수개의 워드라인(Word line)(W)들 및 상기 워드라인(W)들 상측에 세로축 방향으로 일정간격 이격 되어 라인 형태로 배열된 다수개의 비트라인(Bit line)(B)들로 구성된다. 이때, 상기 활성영역(A)은 상기 두 개의 워드라인(W)과 교차되고, 한개의 비트라인(B)에 콘택된다.
여기서, 도 2 및 도 3에서와 같이, 상기 워드라인(W)이 라인 형태로 형성되기 때문에 도 4에서와 같이, 상기 워드라인(W)간에 그리고 상기 워드라인(W)과 비트라인(B)간에 기생 캐패시턴스(Capacitance)(C)가 발생된다.
그러나, 종래 기술에 따른 반도체 소자의 제조 방법은 다음과 같은 이유에 의해 소자의 특성, 수율 및 신뢰성이 저하된다.
첫째, 게이트전극을 형성한 후, 랜딩 플러그 형성 공정 시 미스 얼라인(Mis align)이 발생된다.
둘째, 소자분리막 형성 후 세정 공정 시 상기 소자분리막의 모트(Moat) 현상이 발생된다.
셋째, 워드라인이 라인 형태로 형성되기 때문에 상기 워드라인간에 그리고 상기 워드라인과 비트라인간에 기생 캐패시턴스가 발생된다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 반도체 기판 상에 다결정 실리콘층을 형성하고, 상기 소자분리영역에 트렌치를 형성한 후, 상기 트렌치에 소자분리막을 형성한 다음, 게이트전극 형성될 부위의 상기 다결정 실리콘층을 식각하여 랜딩 플러그를 형성하고, 상기 랜딩 플러그 사이의 채널 영역에만 형성되는 “I”형태의 다결정 실리콘층과 그 상부에 라인 형태의 텅스텐층이 적층된 게이트전극을 형성함으로써, 상기 워드라인간에 그리고 상기 워드라인과 비트라인간에 발생된 기생 캐패시턴스를 방지하는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 2는 일반적인 DRAM을 도시한 레이이아웃도.
도 3은 도 2의 Ⅰ-Ⅰ 선상의 단면도.
도 4는 도 2 “F”의 확대도.
도 5a 내지 도 5f는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 6는 도 5b의 사시도.
도 7은 본 발명의 실시 예에 따른 게이트전극 폭 방향의 워드라인을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11,31 : 반도체 기판12,45 : 소자분리막
13,57 : 게이트 산화막15 : 게이트전극
17,63 : 하드 마스크층19,35 : 소오스/드레인 영역
21 : 라이너 질화막23 : 층간 절연막
25 : 감광막 패턴27 : 다결정 실리콘층
29,37a : 랜딩 플러그33 : 제 1 산화막
37 : 제 1 다결정 실리콘층39 : 제 1 질화막
41 : 트렌치43 : 플러그 불순물 영역
47 : 제 1 감광막 패턴49 : 펀치 스로우 이온
51 : 제 3 산화막53 : 제 2 질화막 스페이서
55 : 문턱전압 조절 이온59 : 제 1 게이트전극
61 : 제 2 게이트전극65 : 제 3 질화막 스페이서
이상의 목적을 달성하기 위한 본 발명은,
제 1 도전형의 반도체 기판에 제 2 도전형의 불순물 이온을 주입하고, 열처리하여 상기 반도체 기판에 소오스/드레인 영역을 형성하는 단계와,
상기 반도체 기판 상에 제 1 도전층과 제 1 질화막을 형성하는 단계와,
소자분리영역 마스크를 사용한 사진식각 공정으로 상기 제 1 질화막, 제 1 도전층 및 반도체 기판을 식각하여 트렌치를 형성하는 단계와,
상기 소오스/드레인 영역 하부의 노출된 반도체 기판에 제 2 도전형의 플러그 불순물 영역을 형성하는 단계와,
상기 트렌치의 매립층인 소자분리막을 형성하는 단계와,
랜딩 플러그용 마스크를 사용한 사진식각 공정으로 상기 제 1 질화막을 식각하고, 제 1 도전층을 식각하여 랜딩 플러그를 형성하는 단계와,
상기 랜딩 플러그를 포함한 전면에 제 1 도전형 펀치 스로우 이온을 주입하고, 확산시키는 단계와,
상기 랜딩 플러그 측벽에 제 2 질화막 스페이서를 형성하는 단계와,
상기 제 2 질화막 스페이서를 포함한 전면에 문턱전압 조절 이온을 주입하고, 상기 노출된 반도체 기판 상에 게이트 산화막을 성장시키는 단계와,
상기 제 2 질화막 스페이서 사이의 게이트 산화막 상에 채널 영역에만 형성되는 “I”형태의 제 2 도전층과 상기 제 2 도전층 상에 라인 형태의 금속층이 적층된 게이트전극을 형성하되, 상부에 하드 마스크층이 구비되고, 측벽에 절연막 스페이서가 구비된 금속층을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공하는 것과,
상기 제 1 도전층을 3000 ∼ 5000Å의 두께로 형성하는 것과,
상기 제 1, 제 2 도전층을 다결정 실리콘층으로 형성하는 것과,
상기 제 1 질화막을 2000 ∼ 3000Å의 두께로 형성하는 것과,
상기 트렌치 형성 공정 시 상기 반도체 기판을 82 ∼ 87도의 경사도를 갖으며 식각하는 것과,
상기 트렌치에 15 ∼ 25도의 틸트 이온 주입 공정으로 n형 불순물 이온을 주입하고 드라이브 인 확산하여 상기 소오스/드레인 영역 하부의 노출된 반도체 기판에 플러그 불순물 영역을 형성하는 것과,
상기 게이트 산화막을 50 ∼ 60Å의 두께로 형성하는 것을 특징으로 한다.
본 발명의 원리는 반도체 기판 상에 다결정 실리콘층을 형성하고, 상기 소자분리영역에 트렌치를 형성한 후, 상기 트렌치에 소자분리막을 형성한 다음, 게이트전극 형성될 부위의 상기 다결정 실리콘층을 식각하여 랜딩 플러그를 형성하고, 상기 랜딩 플러그 사이의 채널 영역에만 형성되는 “I”형태의 다결정 실리콘층과 그 상부에 라인 형태의 텅스텐층이 적층된 게이트전극을 형성함으로써, 종래에 게이트전극을 형성한 후, 랜딩 플러그 형성 공정 시 발생된 미스 얼라인을 방지하고, 상기 소자분리막의 모트 현상이 발생되지 않으며, “I”형태의 다결정 실리콘층과 그 상부에 라인 형태의 텅스텐층이 적층된 게이트전극을 형성하기 때문에 상기 워드라인간에 그리고 상기 워드라인과 비트라인간에 발생된 기생 캐패시턴스를 방지하기 위한 것이다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 5a 내지 도 5f는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도이고, 도 6는 도 5b의 사시도이며, 도 7은 본 발명의 실시 예에 따른 게이트전극 폭 방향의 워드라인을 도시한 단면도이다.
도 5a를 참조하면, 반도체 기판(31) 상에 800℃ 이하의 온도에서 50 ∼ 100Å 두께의 제 1 산화막(33)을 형성한다.
그리고, 전면에 p형 불순물 이온을 이온 주입 하고, 1000℃ 이상의 온도에서 어닐(Anneal) 공정을 진행한다. 이때, 상기 p 형 불순물 이온의 주입으로 p형의 반도체 기판(31)을 형성한다.
이어, 전면에 n형 불순물 이온을 이온 주입 하고, 드라이브 인(Drive-in) 확산하여 상기 반도체 기판(31) 표면내에 소오스/드레인 영역(35)을 형성한다.
도 5b 및 도 6을 참조하면, 상기 제 1 산화막(33)을 제거하고, 상기 반도체 기판(31) 상에 3000 ∼ 5000Å 두께의 제 1 다결정 실리콘층(37)과 2000 ∼ 3000Å 두께의 제 1 질화막(39)을 형성한다.
그리고, 소자분리영역 마스크를 사용한 사진식각 공정으로 상기 제 1 질화막(39)을 식각한다.
이어, 상기 제 1 질화막(39)을 마스크로 제 1 다결정 실리콘층(37)과 반도체 기판(31)을 식각하여 트렌치(41)를 형성한다. 이때, 상기 반도체 기판(31)의 식각 공정 시 82 ∼ 87도의 경사도를 갖으며 식각한다.
그리고, 상기 트렌치(41)에 15 ∼ 25도의 틸트(Tilt) 이온 주입 공정으로 n형 불순물 이온을 주입하고 드라이브 인 확산하여 상기 소오스/드레인 영역(35) 하부의 노출된 반도체 기판(31)에 플러그 불순물 영역(43)을 형성한다.
도 5c를 참조하면, 상기 트렌치(41)를 포함한 제 1 질화막(39) 상에 제 2 산화막을 형성하고, 상기 제 1 질화막(39)을 식각 방지막으로 하는 화학적 기계 연마 방법에 의해 제 2 산화막을 식각하여 상기 트렌치(41)의 매립층인 소자분리막(45)을 형성한다.
그리고, 상기 소자분리막(45)과 제 1 질화막(39) 상에 제 1 감광막을 도포하고, 상기 제 1 감광막을 랜딩 플러그가 형성될 부위에만 남도록 선택적으로 노광하고 현상하여 제 1 감광막 패턴(47)을 형성한다.
이어, 상기 제 1 감광막 패턴(47)을 마스크로 상기 제 1 질화막(39)을 식각하고, 제 1 다결정 실리콘층(37)을 식각하여 랜딩 플러그(37a)를 형성한다.
도 5d를 참조하면, 상기 제 1 감광막 패턴(47)을 제거하고, 전면에 p형의 펀치 스로우(Punch through) 이온(49)을 이온 주입한다.
그리고, 열 산화 공정으로 상기 노출된 반도체 기판(31)상에 제 3 산화막(51)을 성장시킨다. 이때, 주입된 펀치 스로우 이온(49)이 확산된다.
도 5e를 참조하면, 상기 제 3 산화막(51)을 제거한 후, 전면에 250 ∼ 500Å 두께의 제 2 질화막을 형성하고, 에치백하여 상기 랜딩 플러그(37a) 측벽에 제 2 질화막 스페이서(53)를 형성한다.
그리고, 전면에 문턱전압 조절 이온(55)을 이온 주입한다.
이어, 열 산화 공정으로 상기 노출된 반도체 기판(31)상에 50 ∼ 60Å 두께의 게이트 산화막(57)을 성장시킨다. 이때, 주입된 문턱전압 조절 이온(55)이 확산된다.
도 5f를 참조하면, 상기 게이트 산화막(57)을 포함한 전면에 800 ∼ 1200Å 두께의 제 2 다결정 실리콘층을 형성한다.
그리고, 상기 제 1 질화막(39)을 식각 방지막으로 하는 화학적 기계 연마 방법에 의해 상기 제 2 다결정 실리콘층을 식각하여 활성영역의 채널영역에만 형성되는 “I”형태의 제 1 게이트전극(59)을 형성한다.
이어, 상기 제 1 게이트전극(59)을 포함한 전면에 텅스텐(W)실리사이드(Silicide)층, 하드 마스크층(63) 및 제 2 감광막을 순차적으로 형성한다. 이때, 상기 텅스텐 실리사이드층을 800 ∼ 1200Å의 두께로 형성한다.
그리고, 상기 제 2 감광막을 상기 제 1 게이트전극(59) 상측 부위에만 남도록 선택적으로 노광하고, 현상하여 제 2 감광막 패턴(도시하지 않음)을 형성한다.
그 후, 상기 제 2 감광막 패턴을 마스크로 상기 하드 마스크층(63)과 텅스텐 실리사이드층을 식각하여 라인 형태인 텅스텐 실리사이드층의 제 2 게이트전극(61)을 형성하고, 상기 제 1 질화막(39)을 제거한다.
그리고, 상기 제 2 감광막 패턴을 제거하고, 상기 제 2 게이트전극(61) 측벽에 제 3 질화막 스페이서(65)를 형성한다.
여기서, 도 7을 참조하면, 본 발명의 실시 예에 따른 워드라인 상기 “I”형태의 제 1 게이트전극(59)과 라인 형태의 제 2 게이트 전극(61)으로 구성된다.
본 발명의 반도체 소자의 제조 방법은 반도체 기판 상에 다결정 실리콘층을 형성하고, 상기 소자분리영역에 트렌치를 형성한 후, 상기 트렌치에 소자분리막을 형성한 다음, 게이트전극 형성될 부위의 상기 다결정 실리콘층을 식각하여 랜딩 플러그를 형성하고, 상기 랜딩 플러그 사이의 채널 영역에만 형성되는 “I”형태의 다결정 실리콘층과 그 상부에 라인 형태의 텅스텐층이 적층된 게이트전극을 형성함으로써, 종래에 게이트전극을 형성한 후, 랜딩 플러그 형성 공정 시 발생된 미스 얼라인을 방지하고, 상기 소자분리막의 모트 현상이 발생되지 않으며, “I”형태의 다결정 실리콘층과 그 상부에 라인 형태의 텅스텐층이 적층된 게이트전극을 형성하기 때문에 상기 워드라인간에 그리고 상기 워드라인과 비트라인간에 발생된 기생 캐패시턴스를 방지하여 소자의 특성, 수율 및 신뢰성을 향상시키는 효과가 있다.

Claims (7)

  1. 제 1 도전형의 반도체 기판에 제 2 도전형의 불순물 이온을 주입하고, 열처리하여 상기 반도체 기판에 소오스/드레인 영역을 형성하는 단계와,
    상기 반도체 기판 상에 제 1 도전층과 제 1 질화막을 형성하는 단계와,
    소자분리영역 마스크를 사용한 사진식각 공정으로 상기 제 1 질화막, 제 1 도전층 및 반도체 기판을 식각하여 트렌치를 형성하는 단계와,
    상기 소오스/드레인 영역 하부의 노출된 반도체 기판에 제 2 도전형의 플러그 불순물 영역을 형성하는 단계와,
    상기 트렌치의 매립층인 소자분리막을 형성하는 단계와,
    랜딩 플러그용 마스크를 사용한 사진식각 공정으로 상기 제 1 질화막을 식각하고, 제 1 도전층을 식각하여 랜딩 플러그를 형성하는 단계와,
    상기 랜딩 플러그를 포함한 전면에 제 1 도전형 펀치 스로우 이온을 주입하고, 확산시키는 단계와,
    상기 랜딩 플러그 측벽에 제 2 질화막 스페이서를 형성하는 단계와,
    상기 제 2 질화막 스페이서를 포함한 전면에 문턱전압 조절 이온을 주입하고, 상기 노출된 반도체 기판 상에 게이트 산화막을 성장시키는 단계와,
    상기 제 2 질화막 스페이서 사이의 게이트 산화막 상에 채널 영역에만 형성되는 “I”형태의 제 2 도전층과 상기 제 2 도전층 상에 라인 형태의 금속층이 적층된 게이트전극을 형성하되, 상부에 하드 마스크층이 구비되고, 측벽에 절연막 스페이서가 구비된 금속층을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 도전층을 3000 ∼ 5000Å의 두께로 형성함을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 1, 제 2 도전층을 다결정 실리콘층으로 형성함을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 1 질화막을 2000 ∼ 3000Å의 두께로 형성함을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 트렌치 형성 공정 시 상기 반도체 기판을 82 ∼ 87도의 경사도를 갖으며 식각함을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 트렌치에 15 ∼ 25도의 틸트 이온 주입 공정으로 n형 불순물 이온을 주입하고 드라이브 인 확산하여 상기 소오스/드레인 영역 하부의 노출된 반도체 기판에 플러그 불순물 영역을 형성함을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 게이트 산화막을 50 ∼ 60Å의 두께로 형성함을 특징으로 하는 반도체 소자의 제조 방법.
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