KR20040007520A - 클록 노이즈 저감 방법 및 장치 - Google Patents

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KR20040007520A
KR20040007520A KR10-2003-7014177A KR20037014177A KR20040007520A KR 20040007520 A KR20040007520 A KR 20040007520A KR 20037014177 A KR20037014177 A KR 20037014177A KR 20040007520 A KR20040007520 A KR 20040007520A
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브라이언 더블유. 에이믹
클라우드 알. 가우시어
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선 마이크로시스템즈 인코포레이티드
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Abstract

플립-플롭계 회로용 클록신호와 관련된 노이즈를 저감하기 위한 회로가 개발되었다. 이 회로는 소정의 클록 사이클에서 전하를 저장하는 충전 제어부와 소정의 클록 사이클에서 상기 저장된 전류를 릴리스하는 덤프 제어부를 포함한다. 이 전하는 클록신호에 의해 기능하는 시스템의 파워그리드로 릴리스된다. 그리고, 플립-플롭계 회로용 클록신호 분배 시스템의 노이즈를 저감하기 위한 방법이 개발되었다. 이 방법은 먼저 동기화된 클록 신호를 노이즈 저감회로에 입력한다. 그리고 노이즈 저감회로는 상기 신호의 수용시 전하를 저장하기 시작한다. 마지막으로, 노이즈 저감 회로는 상기 클록신호와 관련하여 적절한 시기에 상기 전하를 시스템 파워그리드로 덤프한다.

Description

클록 노이즈 저감 방법 및 장치{CLOCK NOISE REDUCTION METHOD AND APPARATUS}
컴퓨터를 포함하는 모든 마이크로프로세서계(microprocessor-based) 시스템에서, 클록 회로는 중요한 요소이다. 클록 회로는 시스템의 모든 동작의 타이밍을 동기화 및 제어하는 타이밍 펄스의 정상 스트림(steady stream)인 클록 신호를 생성한다. 도 1은 이상적인 클록 신호(10)를 나타낸다. 전체 클록 사이클(12)은 라이징(rising) 또는 리딩(leading) 에지(14)와 펄링(falling) 또는 트레일링(trailin g) 에지(16)를 포함한다. 이러한 에지(14,16)는 신호의 로우값과 하이값 사이의 전이를 정의한다.
도 2는 종래기술의 로컬 클록 신호 분배 시스템의 블록도를 나타낸다. 클록 신호(30a)는 상기 클록신호를 버퍼링하는 클록헤더(32)로 입력된다. 헤더(32)에서, 클록신호(30b)는 에지-트리거 플립플롭(34)("플립-플롭")으로 입력된다. 이것은 플립-플롭을 트리거하도록 기능한다. 플립-플롭은 통상 집적회로에서 사용되는 메모리 장치이며, 그 기능을 초기화하기 위하여 클록신호에 의존한다. 플립-플롭은 일반적으로 클록신호의 라이징 에지에서 입력 데이터를 받아들이고 출력 데이터를 분배한다. 그러나, 플립-플롭은 클록신호의 펄링 에지에서 기능하도록 구성될 수도 있다.
도 3은 도 2에 도시한 종래기술의 로컬 클록 신호 분배 시스템의 디지털 로직도를 나타낸다. 클록신호(30a)는 클록헤더(32)로 입력된다. 클록헤더(32)는 NAND 게이트(36)와 인버터(38a)를 포함한다. 클록헤드(32) 내에서, 클록신호(30a)는 NAND 게이트(36)로의 입력중 하나이다. 나머지 NAND 입력(42)은 게이트(36)가 단지 클록신호(30a)의 값을 반전시키기 위한 HIGH 신호이다. NAND 입력(42)은 필요시 클록헤더(32)를 오프하기 위하여 LOW로 스위칭된다. 다음, 신호(30a)는 신호를 원래의 값으로 반전시키는 인버터(38a)를 지나게 된다. 그리고 클록신호(30b)는 클록헤더(32)에서 플립-플롭(34)으로 이동한다. 플립-플롭(34)에서, 신호(30b)는 두 경로로 나누어진다. 제 1 경로는 한개의 인버터(38b)를 지나고, 제 2 경로는 두 개의 순차적인 인버터(38c 및 38d)를 지나게 된다. 각 경로는 플립-플롭(34)의 DATA_IN (44)과 DATA_OUT(46) 경로와 함께 플립-플롭(40)의 내부회로로 유입된다.
시스템 파워그리드에서의 클록 노이즈 문제는 일반적으로 클록신호 분배에 사용되는 다량의 전류로 인한 것이다. 이 전류는 클록신호를 제어하는 스위칭 트랜지스터에서 나온다. 이 트랜지스터가 상태를 스위칭할 때, 스위칭 트랜지스터의 전류 요구 또는 "전류 드로"로 인한 전류 노이즈가 파워그리드로 스파이크된다. 이러한 고전류 요구는 전압강하(IR)와 고유 시스템 인덕턴스(Ldi/dt)로 인한 시스템 전원의 노이즈를 발생한다. 클록신호 분배 회로는 스파이크가 클록 사이클당 2회 발생(한번은 리딩에지의 전류 드로에서 다른 한번은 신호의 펄링 에지의 전류 드로에서 발생)하기 때문에 짧은 시간동안 상당한 양의 전류를 사용한다. 이것은 노이즈를 매우 높은 주파수(2 x 클록 주파수)로 상승시킨다. 이 노이즈는 클록신호 전압이 너무 낮으면 미스타이밍을 발생시키고 클록신호 전압이 너무 높으면 부품이상을 발생시킬 수 있다. 이 노이즈는 칩을 벗어나 심지어 시스템의 다른 부품에도 영향을 줄 수 있다.
도 4는 도 3에 도시한 종래기술의 실시예의 클록 사이클 주기동안의 전류 드로의 그래프를 나타낸다. 이 실시예의 플립-플롭은 클록신호의 라이징 에지에서 트리거된다. 값 "I"(35)는 전류 드로의 전체값을 나타낸다. 값 "3/4I"(37)는 전체값의 75%를 나타내고 값 "1/2I"(39)는 전체값의 50%를 나타낸다. 그래프의 제 1 전류 드로(41)는 클록 사이클의 리딩에지(클록 사이클 = 0)에서의 드로를 나타낸다. 제 2 전류 드로(43)는 클록 사이클의 펄링에지(클록 사이클 = t/2)에서의 드로를 나타낸다. 도시한 바와 같이, 리딩 에지 드로(41)는 전류 드로의 전체값이다. 트레일링 에지 드로(43)는 리딩 에지 드로(41) 값의 대략 절반이다. 이 예에서, 제 1 드로 (41)는, 클록신호의 라이징 에지에서의 모든 플립-플롭의 변화때문에 제 2 드로(4 3)보다 크다. 펄링 에지에서는 플립-플롭이 변화되지 않기 때문에 제 2 드로 (43)는 작다.
노이즈를 완화시키기 위한 일반적인 기술은 그리드에 추가 파워를 가하는 것이다. 이 파워는 노이즈로 인한 전압강하 감지시 가해진다. 그러나, 이러한 기술은 클록 노이즈보다 낮은 주파수에서만 노이즈에 응답하고 그리고 노이즈의 소정의 드레스홀드에서만 응답한다. 결론적으로, 클록 노이즈 그 자체로 동기화된 주파수에서 클록 노이즈에 대한 응답을 생성하는 기술에 대한 요구가 있다.
본 발명은 전자회로에 관한 것으로, 특히 플립-플롭계 회로용 클록 신호와 관련된 노이즈를 저감하기 위한 방법에 관한 것이다.
도 1은 이상적인 클록신호의 그래프.
도 2는 종래기술의 플립-플롭용 클록회로 실시예의 블록도.
도 3은 종래기술의 플립-플롭용 클록회로 실시예의 디지털 로직도.
도 4는 도 3에 도시한 종래기술의 실시예의 클록 사이클 주기동안의 전류 드로의 그래프.
도 5는 본 발명의 일실시예의 블록도.
도 6은 본 발명의 일실시예의 디지털 로직도.
도 7a는 충전상태 동안의 도 6에 도시한 디지털 로직도의 일부의 등가회로를 나타낸 도면.
도 7b는 방전상태 동안의 도 6에 도시한 디지털 로직도의 일부의 등가회로를 나타낸 도면.
도 8은 본 발명의 다른 실시예의 디지털 로직도.
도 9는 본 발명의 다른 실시예의 디지털 로직도.
도 10은 도 6-9에 도시한 본 발명의 실시예의 클록 사이클 주기동안의 전류 드로의 그래프.
하나의 측면에 있어서, 본 발명은 플립-플롭계 회로용 클록신호의 노이즈를 저감하기 위한 장치에 관한 것으로, 상기 장치는: 제 1 소정신호의 수용시 전하의 저장을 초기화하는 충전 제어 회로; 및 제 2 소정신호의 수용시 상기 전하의 시스템 파워그리드로의 덤프를 초기화하는 덤프 제어 회로를 포함한다.
또 다른 측면에 있어서, 본 발명은 플립-플롭계 회로용 클록신호의 노이즈를 저감하기 위한 장치에 관한 것으로, 상기 장치는: 제 1 소정신호의 수용시 전하를 저장하는 충전 제어 회로를 초기화하는 수단; 및 제 2 소정신호의 수용시 상기 전하를 시스템 파워그리드로 덤프하는 덤프 제어 회로를 초기화하는 수단을 포함한다.
또 다른 측면에 있어서, 본 발명은 플립-플롭 회로용 클록신호 분배 시스템의 노이즈를 저감하기 위한 방법에 관한 것으로, 상기 방법은: 동기화된 클록신호를 노이즈 저감 회로에 입력하고; 상기 동기화된 클록 신호로부터 제 1 신호를 수용시 상기 노이즈 저감 회로에 전하를 저장하고; 그리고 상기 동기화된 클록 신호로부터 제 2 신호를 수용시 상기 전하를 상기 노이즈 저감 회로에서 시스템 파워그리드로 덤프하는 단계를 포함한다.
또 다른 측면에 있어서, 본 발명은 플립-플롭계 회로용 클록신호 분배 시스템의 노이즈를 저감하기 위한 방법에 관한 것으로, 상기 방법은: 동기화된 클록신호를 노이즈 저감 회로에 입력하는 단계; 상기 동기화된 클록신호에서 제 1 신호를 수용시 상기 노이즈 저감회로에 전하를 저장하는 단계; 및 상기 동기화된 클록신호에서 제 2 신호를 수용시 상기 전하를 상기 노이즈 저감회로에서 시스템 파워그리드로 덤프하는 단계를 포함한다.
본 발명의 다른 측면들 및 장점들은 아래의 상세한 설명과 첨부한 청구범위로부터 명백해질 것이다.
첨부한 도면을 참조하여 본 발명의 실시예가 설명된다. 도면에서 동일한 요소는 동일한 참조부호로 나타낸다.
도 5는 본 발명의 일실시예에 따른 클록 노이즈 저감회로(48)가 추가된 (도 2에 도시한 것과 유사한) 로컬 클록 신호 분배 시스템의 블록도를 나타낸다. 클록신호(30a)는 클록신호를 버퍼링하는 클록헤더(32)로 입력된다. 헤더(32)에서, 클록신호(30b)는 장치를 트리거하는 플립-플롭(34)으로 입력된다. 본 발명의 이 실시예에서, 초기 클록신호(30a)는 헤더(32)로 입력되기 이전에 나누어진다. 병렬로 나누어진 신호(30a)는 클록 노이즈 저감회로(48)로 입력된다. 클록신호(30a)의 라이징 에지를 감지하면, 클록 노이즈 저감회로(48)는 전하(50)를 시스템의 파워그리드로 덤프할 것이다. 덤프된 전하(50)는 클록 사이클과 관련된 전류 노이즈 스파이크를 완화시킬 것이다.
도 6은 본 발명의 일실시예에 따른 클록 노이즈 저감회로(48)의 로직도를 나타낸다. 노이즈 저감회로(48)내에서, 클록신호(30a)는 제 1 인버터(50a)로 입력된다. 이 인버터(50a)는 단지 신호값을 반전시킨다. 다음, 이 신호는 상기 신호를 원래의 값으로 반전시키는 제 2 인버터(50b)로 입력된다. 그리고 신호(52)(이하 "충전 신호"라 함)는 두 갈래로 나누어진다. 충전신호(52)의 한 갈래는 상기 신호를 다시 반전시키는 제 3 인버터(50c)로 입력된다. 그리고, 제 3 인버터(50c)의 출력(이하 "덤프 신호"라 함)은 충전신호(52)와 함께 3개의 회로 제어 트랜지스터(충전제어 트랜지스터(56), 덤프 제어 트랜지스터(58), 및 연결 트랜지스터(60))로 입력된다. 충전신호가 제 3 인버터(50c)를 지나기 때문에 충전신호(52)와 덤프 신호(5 4)가 반대값을 가진다는 것을 유념하는 것은 중요하다.
충전 제어 트랜지스터(56)는 충전 캐패시터(62a)를 통해 시스템 전원(Vdd)을 시스템 접지(Vss)와 연결한다. 충전 캐패시터(62a)는 충전 제어 트랜지스터(56)와 Vss 사이에 위치한다. 트랜지스터(56)는 충전신호(52)로 제어(즉, 온/오프)된다. 트랜지스터(56)는, 충전신호(52)가 로우인 경우에 트랜지스터가 "온"(전류가 흐름)이라는 것을 의미하는 "P-타입" 트랜지스터이다. 반대로, 트랜지스터(56)는 충전신호(52)가 하이인 경우에 "오프"(전류가 흐르지 않음)이다.
덤프 제어 트랜지스터(58)는 덤프 캐패시터(62b)를 통해 시스템 전원(Vdd)과 시스템 접지(Vss)를 연결한다. 덤프 캐패시터(62b)는 덤프 제어 트랜지스터(58)와 Vdd 사이에 위치한다. 트랜지스터(58)는 덤프신호(54)로 제어(즉, 온/오프)된다. 트랜지스터(58)는, 덤프신호(54)가 하이인 경우에 트랜지스터가 "온"(전류가 흐름)이라는 것을 의미하는 "N-타입" 트랜지스터이다. 반대로, 트랜지스터(58)는 덤프 신호(54)가 로우인 경우에 "오프"(전류가 흐르지 않음)이다.
마지막으로, 연결 트랜지스터(60)는 회로의 양측을 연결한다. 상세하게는, 연결 트랜지스터(60)는 제어 트랜지스터(56,58)와 각 캐패시터(62a,62b) 사이를 연결한다. 연결 트랜지스터(60)는, 덤프 신호(54)가 로우인 경우에 트랜지스터가 "온"(전류가 흐름)을 의미하는 "P-타입" 트랜지스터이다. 반대로, 트랜지스터(60)는덤프 신호(54)가 하이인 경우에 "오프"(전류가 흐르지 않음)이다.
정상 동작에서, 제어회로는 두 가지의 동작상태(충전 상태 및 덤프 상태)를 가진다. 각 상태에서, 회로는 "액티브 로우" 신호에 의해 활성화된다. 이것은 각 제어신호(충전(52) 또는 덤프(54))가 하이보다는 로우인 경우에 각 상태를 초기화한다는 것을 의미한다. 상세하게는, 충전상태 동안 충전신호(52)는 로우이고 덤프신호(54)는 하이일 것이다. 그 결과, 충전 제어 트랜지스터(56)와 덤프 제어 트랜지스터(58)는 모두 "온"이고 연결 트랜지스터(60)는 "오프"이다. 이것에 의해 덤프 상태의 준비중 두 캐패시터(62a,62b)는 충전될 수 있다. 덤프 상태동안, 충전신호 (52)는 하이이고 덤프신호(54)는 로우일 것이다. 그 결과, 충전 제어 트랜지스터 (56)와 덤프 제어 트랜지스터(58)는 모두 "오프"되고 연결 트랜지스터(60)는 "온"이다. 이것에 의해 캐패시터(62a,62b)는 전하를 파워그리드로 덤프하고 따라서 피크 전류 드로를 저감할 수 있다.
도 7a 및 7b는 각각 충전상태와 방전상태동안 도 6에 도시한 디지털 로직도의 일부의 등가회로를 나타낸다. 각 도면에서, "오프" 트랜지스터는 삭제되었으며 "온" 트랜지스터는 표준 회로 연결로 대체되었다. 상세하게는, 도 7a는 충전상태 동안의 등가회로를 나타내며, Vdd와 Vss 사이에 병렬로 연결된 두 개의 캐패시터 (62a 및 62b)가 도시되어 있다. 도 7b는 덤프상태 동안의 등가회로를 나타내며, Vdd와 Vss 사이에 직렬로 연결된 두 개의 캐패시터(62a 및 62b)가 도시되어 있다.
충전상태 동안 캐패시터(62a 및 62b)가 병렬로 연결된 경우에, 각각은 전하 "Q"를 저장한다(여기서 Q = (캐패시턴스 값 "C") x Vdd). 결과적으로, 회로에 의해저장된 총 전하는 2Q 이다. 덤프 상태동안 캐패시터(62a 및 62b)가 직렬로 연결된 경우에, 각 캐패시터(62a 및 62b)에는 Vdd/2의 전압이 걸릴 것이다. 결과적으로, 각 캐패시터는 회로에 의해 저장된 총전하 Q의 Q/2 만을 저장할 것이다. 초과전하 Q는 파워그리드로 덤프될 것이다.
도 6과 도 3을 비교하면, 클록 헤더(32)와 플립-플롭(34)이 클록 노이즈 저감회로(48)로 동기화된다는 것을 유념하는 것이 중요하다. 헤더(32)와 플립-플롭 (34)은 NAND 게이트(36)와 함께 3가지 계층의 인버터(38a,38b,38c,38d)를 가지는 반면에, 클록 노이즈 저감회로(48)는 3개의 인버터(50a,50b,50c)만을 가진다. 신호를 동기화하기 위하여, 두 경로(38a-d,36,50a-c)의 구성요소가 배열되어 두 경로의 지연은 동일하다.
도 6에 도시한 회로(48)는 덤프신호(54)가 "로우" 또는 펄링 에지인 경우에 덤프상태가 시작되기 때문에 클록신호(30a)의 펄링 에지에서 덤프상태를 트리거한다. 그러나, 이 회로는 클록신호(30a)의 펄링에지에서 덤프상태를 트리거하도록 용이하게 구성될 수 있다.
도 8은 펄링 에지 트리거 회로의 일실시예에 따른 클록 노이즈 저감회로(63)의 로직도를 나타낸다. 노이즈 저감회로(63)는, 동일한 방식으로 충전신호(52)와 덤프신호(54)를 생성하는 3개의 순차적인 인버터(50a,50b,50c)의 구성을 가진다는 점에서 (도 6에 도시한) 라이징 에지 트리거 회로(48)와 유사하다. 또한, 펄링 에지 회로(63)는 충전 제어 트랜지스터(64), 덤프 제어 트랜지스터(68), 및 연결 트랜지스터(66)를 가지며, 각각은 Vdd,Vss, 및 캐패시터(62a,62b)에 대하여 라이징에지회로(48)와 유사한 구성으로 배열된다.
그러나, 펄링 에지 회로(63)에서, 각 트랜지스터(64,66,68)는 라이징 에지 회로(48)의 트랜지스터(56,58,60)에 대하여 반대 타입의 트랜지스터이다. 상세하게는, 충전 제어 트랜지스터(64)와 연결 트랜지스터(66)는 모두 "N-타입" 트랜지스터이고 덤프 제어 트랜지스터(68)는 "P-타입" 트랜지스터이다. 이것은 충전 신호(52)가 하이인 경우에 충전 제어 트랜지스터(64)가 "온"(전류가 흐름)이라는 것을 의미한다. 반대로, 트랜지스터(64)는 충전신호(52)가 로우인 경우에 "오프"(전류가 흐르지 않음)이다. 또한, 덤프 제어 트랜지스터(68)는 덤프 신호(54)가 로우인 경우에 "온"(전류가 흐름)이다. 반대로, 트랜지스터(68)는 덤프신호(54)가 하이인 경우에 "오프"(전류가 흐르지 않음)이다. 마지막으로, 연결 트랜지스터(66)는 덤프신호 (54)가 하이인 경우에 "온"(전류가 흐름)이다. 반대로, 연결 트랜지스터(66)는 덤프신호(54)가 로우인 경우에 "오프"(전류가 흐르지 않음)이다.
펄링 에지 회로(63)의 충전상태와 덤프상태는 라이징 에지 회로(48)와 동일한 방식으로 기능할 것이다. 그러나, 이 상태는 "액티브 하이" 제어신호(충전(52) 또는 덤프(54))에 의해 트리거될 것이다. 충전상태동안, 충전신호(52)는 하이이고 덤프신호(54)는 로우일 것이다. 그 결과, 충전 제어 트랜지스터(64)와 덤프 제어 트랜지스터(68)는 모두 "온"이고 연결 트랜지스터(66)는 "오프" 이다. 이것에 의해 덤프 상태의 준비중에 두 캐패시터(62a,62b)가 충전될 수 있다. 덤프상태 동안, 충전신호(52)는 로우이고 덤프신호(54)는 하이일 것이다. 그 결과, 충전 제어 트랜지스터(64)와 덤프 제어 트랜지스터(68)는 모두 "오프"이고 연결 트랜지스터(66)는 "온" 이다. 이것에 의해 두 캐패시터(62a,62b)는 그 전하를 파워그리드로 덤프할 수 있어 피크 전류 드로를 저감할 수 있다. 따라서, 이 회로(63)는, 덤프신호(54)가 "하이" 또는 라이징 에지인 경우에 덤프 상태가 시작되기 때문에 클록신호(30a)의 펄링 에지에서 덤프상태를 초기화할 것이다.
도 9는 펄링 에지 트리거 회로의 다른 실시예에 따른 클록 노이즈 저감회로( 69)의 로직도를 나타낸다. 노이즈 저감회로(69)는, 동일한 방식으로 충전신호(52)와 덤프신호(54)를 생성하는 3개의 순차적인 인버터(50a,50b,50c)의 구성을 가진다는 점에서 (도 6에 도시한) 라이징 에지 트리거 회로(48)와 유사하다. 또한, 펄링 에지 회로(69)는 충전 제어 트랜지스터(64), 덤프 제어 트랜지스터(68), 및 연결 트랜지스터(66)를 가지며, 각각은 Vdd,Vss, 및 캐패시터(62a,62b)에 대하여 라이징 에지 회로(48)와 유사한 구성으로 배열된다.
그러나, 이 펄링 에지 회로(69)의 실시예에서, 덤프신호(54)와 충전 신호(5 2)는 제어 트랜지스터(56 및 58)로의 입력에 의해 스위칭된다. 상세하게는, 충전신호(52)는 "N-타입" 제어 트랜지스터(58)(도 6에 도시한 펄링 에지 회로(48)의 덤프 제어 트랜지스터)로 입력되고 덤프 신호(54)는 "P-타입" 제어 트랜지스터(56)(도 6에 도시한 펄링 에지 회로(48)의 충전 제어 트랜지스터)로 입력된다.
펄링 에지 회로(69)의 충전상태와 덤프상태는 라이징 에지회로(48)와 동일한 방식으로 기능할 것이다. 그러나, 이러한 상태는 "액티브 하이" 제어신호(충전(52) 또는 덤프(54))에 의해 트리거될 것이다. 충전상태 동안, 충전신호(52)는 하이이고 덤프신호(54)는 로우일 것이다. 그 결과, 두 제어 트랜지스터(56 및 58)는 "온"이고 연결 트랜지스터(60)는 "오프"이다. 이것에 의해 두 캐패시터(62a,62b)는 덤프상태의 준비중 충전될 수 있다. 덤프 상태동안, 충전신호(52)는 로우이고 덤프신호 (54)는 하이일 것이다. 그 결과, 두 제어 트랜지스터(56 및 58)는 "오프"이고 연결 트랜지스터(60)는 "온" 이다. 이것에 의해 두 캐패시터(62a,62b)는 전하를 파워그리드로 덤프하여 피크 전류 드로를 저감할 수 있다. 따라서, 이 회로(69)는, 덤프 신호(54)가 "하이" 또는 라이징 에지인 경우에 덤프 상태가 시작되기 때문에 클록신호(30a)의 펄링 에지에서 덤프 상태를 초기화할 것이다.
도 10은 도 6-9에 도시한 라이징 에지 또는 펄링 에지 노이즈 저감회로의 클록 사이클 주기동안의 전류 드로의 그래프를 나타낸다. 두 회로에서, 클록신호 스위칭동안의 전류 드로의 저감 결과는 유사하다. 상세하게는, 도 10의 그래프는 도 4에 도시한 종래기술의 그래프와 동일한 스케일로 설정된다. 값 "I"(35)는 전류 드로의 전체값을 나타낸다. 값 "3/4I"(37)은 전체값의 75%를 나타내고 값 "1/2I"(39 )는 전체값의 50%를 나타낸다. 그래프(70)의 제 1 전류 드로는 클록 사이클의 리딩 에지(클록 사이클 = 0)에서의 드로를 나타낸다. 제 2 전류 드로(72)는 클록 사이클의 펄링 에지(클록 사이클 = t/2)에서의 드로를 나타낸다. 도시한 바와 같이, 리딩 에지 드로(70)와 트레일링 에지 드로(72)는 모두 전제 전류드로의 약 75%(3/4I)(3 7)에 있다. 이것은 동반 전류드로를 약간 증가시켜 피크 전류 드로를 저감함으로써 노이즈 저감에 실질적인 개선을 나타낸다. 이 결과는 펄링 에지 또는 라이징 에지 노이즈 저감회로에 일관된 것이다. 따라서, 클록신호에 대한 스위칭동안 전류 드로에 있어 이러한 저감은 클록신호에 의해 생성되는 노이즈를 저감할 것이다.
본 발명이 한정된 수의 실시예에 관하여 기술하였지만, 여기에 개시된 본 발명에 범위에서 벗어나지 않는 다른 실시예가 발명될 수 있다는 것을 이 기술분야의 당업자는 이해할 것이다. 따라서, 본 발명의 범위는 첨부한 청구범위에 의해서만 한정되어야 한다.

Claims (18)

  1. 플립-플롭계 회로용 클록신호의 노이즈를 저감하기 위한 장치로서:
    제 1 신호의 수용시 전하의 저장을 초기화하는 충전 제어 회로; 및
    제 2 신호의 수용시 상기 전하의 시스템 파워그리드로의 덤프를 초기화하는 덤프 제어 회로를 포함하는 장치.
  2. 제 1항에 있어서, 상기 제 1 신호는 라이징 에지 클록 신호인 것을 특징으로 하는 장치.
  3. 제 1항에 있어서, 상기 제 1 신호는 펄링 에지 클록 신호인 것을 특징으로 하는 장치.
  4. 제 1항에 있어서, 상기 제 2 신호는 라이징 에지 클록 신호인 것을 특징으로 하는 장치.
  5. 제 1항에 있어서, 상기 제 2 신호는 펄링 에지 클록 신호인 것을 특징으로 하는 장치.
  6. 제 1항에 있어서, 상기 전하의 저장 및 상기 전하의 덤프는 한 클록 사이클내에서 수행되는 것을 특징으로 하는 장치.
  7. 제 1항에 있어서, 상기 전하의 저장 및 상기 전하의 덤프는 적어도 하나의 마이크로-전자 장치의 동작과 동기화되는 것을 특징으로 하는 장치.
  8. 제 7항에 있어서, 상기 마이크로-전자 장치는 플립-플롭인 것을 특징으로 하는 장치.
  9. 플립-플롭계 회로용 클록신호의 노이즈를 저감하기 위한 장치로서:
    제 1 신호의 수용시 전하를 저장하는 충전 제어 회로를 초기화하는 수단; 및
    제 2 신호의 수용시 상기 전하를 시스템 파워그리드로 덤프하는 덤프 제어 회로를 초기화하는 수단을 포함하는 장치.
  10. 플립-플롭계 회로용 클록 신호 분배 시스템의 노이즈를 저감하기 위한 방법으로서:
    동기화된 클록 신호를 노이즈 저감회로에 입력하고;
    상기 동기화된 클록 신호로부터 제 1 신호를 수용시 상기 노이즈 저감회로에 전하를 저장하고;
    상기 동기화된 클록 신호로부터 제 2 신호를 수용시 상기 전하를 상기 노이즈 저감회로에서 시스템 파워그리드로 덤프하는 방법.
  11. 제 10항에 있어서, 상기 제 1 신호는 라이징 클록 에지인 것을 특징으로 하는 방법.
  12. 제 10항에 있어서, 상기 제 1 신호는 펄링 클록 에지인 것을 특징으로 하는 방법.
  13. 제 10항에 있어서, 상기 제 2 신호는 라이징 클록 에지인 것을 특징으로 하는 방법.
  14. 제 10항에 있어서, 상기 제 2 신호는 펄링 클록 에지인 것을 특징으로 하는 방법.
  15. 제 10항에 있어서, 상기 전하의 저장 및 상기 전하의 덤프는 동일한 클록 사이클 내에서 발생하는 것을 특징으로 하는 방법.
  16. 제 10항에 있어서, 상기 노이즈 저감 회로는 상기 동기화된 클록 신호에 의해 클록 가능 마이크로-전자장치(clock enabled micro-electronic device)와 동기화되는 것을 특징으로 하는 방법.
  17. 제 16항에 있어서, 상기 클록 가능 마이크로-전자장치는 플립-플롭인 것을 특징으로 하는 방법.
  18. 플립-플롭계 회로용 클록 신호 분배 시스템의 노이즈를 저감하기 위한 방법으로서:
    동기화된 클록 신호를 노이즈 저감회로에 입력하는 단계;
    상기 동기화된 클록 신호로부터 제 1 신호를 수용시 상기 노이즈 저감회로에 전하를 저장하는 단계; 및
    상기 동기화된 클록 신호로부터 제 2 신호를 수용시 상기 전하를 상기 노이즈 저감회로에서 시스템 파워그리드로 덤프하는 단계를 포함하는 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4752703A (en) * 1987-04-23 1988-06-21 Industrial Technology Research Institute Current source polarity switching circuit
US5198699A (en) * 1988-09-09 1993-03-30 Texas Instruments Incorporated Capacitor-driven signal transmission circuit
JP3608361B2 (ja) * 1997-12-26 2005-01-12 株式会社日立製作所 低ノイズ半導体集積回路装置
JP3878320B2 (ja) * 1998-03-25 2007-02-07 株式会社ルネサステクノロジ 出力回路、パルス幅変調回路および半導体集積回路
JP2997241B1 (ja) * 1998-07-17 2000-01-11 株式会社半導体理工学研究センター 低スイッチング雑音論理回路
US6388503B1 (en) * 2000-09-28 2002-05-14 Intel Corporation Output buffer with charge-pumped noise cancellation

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