KR20040006478A - 반도체 칩을 ｔｓｏｐ 타입으로 패키징하는 방법 - Google Patents

반도체 칩을 ｔｓｏｐ 타입으로 패키징하는 방법 Download PDF

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Abstract

본 발명은 반도체 칩을 TSOP 타입으로 패키징하는 방법에 관한 것으로서, 밸런스 리드(balance lead) 및 내부 리드(inner lead)를 갖는 리드프레임에 상기 반도체 칩을 부착하고, 상기 반도체 칩의 칩 패드와 상기 내부 리드를 전기적으로 연결하는 단계와, 상기 밸런스 리드가 노출되도록 하여 상기 반도체 칩과 상기 리드프레임을 몰딩재로 몰딩하는 단계와, 상기 노출된 밸런스 리드에 커패시터를 솔더링하여 부착하는 단계를 포함하는 것을 특징으로 한다. 이와 같은 본 발명의 구성에 의하면 리드프레임에 부착된 커패시터를 이용하여 패키지의 전기적 특성을 적절히 조절할 수 있으므로 리드프레임을 사용하는 패키지의 전기적 특성을 향상시킬 수 있다. 또한 본 발명에 의한 패키지는 가격이 비싼 BGA 패키지 대용으로 고속 동작 장치에도 적용할 수 있는 이점이 있다.

Description

반도체 칩을 ＴＳＯＰ 타입으로 패키징하는 방법{METHOD FOR PACKAGING A SEMICONDUCTOR CHIP IN TSOP TYPE}
본 발명은 반도체 칩의 패키징 방법에 관한 것으로서, 특히 LOC 타입의 TSOP 패키지로 반도체 칩을 패키징하는 방법에 관한 것이다.
최근 반도체 장치의 패키지는 TSOP(Thin Small Out-line Package) 규격 기반으로 널리 이루어지고 있다. TSOP 패키지에는 반도체 칩 위에 리드프레임이 위치하느냐 여부에 따라 전통적인 타입(conventional type)과 리드 온 칩(Lead On Chip : 이하, "LOC"라고 함) 타입이 있다.
LOC 타입의 TSOP 패키지는 도 1에 도시되어 있는 바와 같이 리드 아래에 칩을 부착하는 구조이므로 칩 패드가 중앙에 있는 반도체 칩에 사용된다. 칩 설계 기술이 미세화되면서 칩 크기가 작아지는 반면, 동일한 크기의 패키지에 어셈블리를 진행함으로 최근의 LOC 타입 TSOP 패키지에서는 내부 리드(inner lead)가 도 2에 도시되어 있는 바와 같이 중앙 쪽으로 집중되어 설계되고 있다. 도 2에서 리드(202)는 반도체 칩의 칩 패드와 전기적으로 연결되는 내부 리드이고, 리드(204)는 몰딩 공정이 원활히 이루어지도록 하기 위한 밸런스 리드이다.
전술한 바와 같이 내부 리드(202)가 중앙 쪽으로 집중되어 설계되면 내부 리드(202)의 길이가 길어지고, 그 결과 전기적 특성이 저하된다. 현재 칩 속도가 빨라지는 추세이므로 패키지에서도 전기적 특성이 큰 문제로 부각되고 있다. 그러나 LOC 타입의 TSOP 패키지로는 만족시킬 수 있는 칩 속도에 한계가 있으므로 고속 동작의 장치에는 가격이 비싼 BGA 패키지를 대부분 적용하고 있는 실정이다.
본 발명은 이와 같은 문제점을 해결하기 위하여 제안된 것으로서, 전기적 특성이 향상된 TSOP 패키지를 제공하는 것을 일 목적으로 한다. 또한 본 발명은 고속 동작의 반도체 칩에도 적용할 수 있는 TSOP 패키지를 제공하는 것을 다른 목적으로 한다.
도 1은 종래 LOC 타입 TSOP 패키지의 측단면도.
도 2는 종래 LOC 타입 TSOP 패키지에 사용되는 리드프레임의 평면도.
도 3은 본 발명의 일 실시예에 의한 몰딩 공정을 설명하는 도면.
도 4는 본 발명의 일 실시예에 의한 커패시터 부착 공정을 설명하는 도면.
도 5는 본 발명의 다른 실시예에 의한 커패시터 부착 공정을 설명하는 도면.
도 6은 본 발명의 다른 실시예에 의한 몰딩 공정을 설명하는 도면.
이러한 목적을 이루기 위한 본 발명은 반도체 칩을 TSOP 타입으로 패키징하는 방법에 있어서, 밸런스 리드(balance lead) 및 내부 리드(inner lead)를 갖는리드프레임에 상기 반도체 칩을 부착하고, 상기 반도체 칩의 칩 패드와 상기 내부 리드를 전기적으로 연결하는 단계와, 상기 밸런스 리드가 노출되도록 하여 상기 반도체 칩과 상기 리드프레임을 몰딩재로 몰딩하는 단계와, 상기 노출된 밸런스 리드에 커패시터를 솔더링하여 부착하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는 상기 몰딩 단계와 상기 커패시터 부착 단계 사이에 상기 노출된 밸런스 리드를 주석으로 도금하는 단계를 더 포함한다. 상기 밸런스 리드는 전원 리드(power lead) 또는 접지 리드(ground lead)로 사용될 수 있다.
또한 본 발명은 반도체 칩을 TSOP 타입으로 패키징하는 방법에 있어서, 밸런스 리드(balance lead) 및 내부 리드(inner lead)를 갖는 리드프레임에 상기 반도체 칩을 부착하고, 상기 반도체 칩의 칩 패드와 상기 내부 리드를 전기적으로 연결하는 단계와, 상기 밸런스 리드에 커패시터를 솔더링하여 부착하는 단계와, 상기 반도체 칩과 상기 리드프레임을 몰딩재로 몰딩하는 단계를 포함하는 것을 다른 특징으로 한다.
이와 같은 본 발명의 구성에 의하면 리드프레임에 부착된 커패시터를 이용하여 패키지의 전기적 특성을 적절히 조절할 수 있으므로 리드프레임을 사용하는 패키지의 전기적 특성을 향상시킬 수 있다. 또한 본 발명에 의한 패키지는 가격이 비싼 BGA 패키지 대용으로 고속 동작 장치에도 적용할 수 있는 이점이 있다.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시예를 상세히 설명한다. 설명의 일관성을 위하여 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소를 가리키는 것으로 사용한다.
도 3은 본 발명의 일 실시예에 의한 몰딩 공정을 설명하는 도면이다. 먼저 도 2에 도시된 바와 같이 밸런스 리드(204) 및 내부 리드를 갖는 리드프레임(200)에 반도체 칩(304)을 부착하고, 반도체 칩(304)의 칩 패드와 내부 리드를 전기적으로 연결한다. 다음에는 도 3에 도시되어 있는 바와 같이 밸런스 리드(204)가 노출되도록 하여 반도체 칩(304)과 리드프레임(200)을 에폭시 몰딩 화합물(epoxy molding compound)과 같은 몰딩재(308)로 몰딩한다.
도 4는 본 발명의 일 실시예에 의한 커패시터 부착 공정을 설명하는 도면으로서, 도 4a는 평면도이고, 도 4b는 측단면도이다. 도 3에서와 같이 밸런스 리드(204)가 노출되도록 몰딩한 후, 노출된 리드프레임(200)에 주석으로 도금을 한다. 다음에는 도 5에 도시되어 있는 바와 같이 커패시터(402)를 전기적 특성에 따라 밸런스 리드(204)의 적절한 위치에 솔더링하여 부착한다. 다음에는 종전과 동일하게 리드프레임의 범버를 절단하는 공정, 외부 리드(outlead)의 형태를 만드는 공정이 진행된다. 도 4에서 외부 리드는 도시되어 있지 않다.
도 5는 본 발명의 다른 실시예에 의한 커패시터 부착 공정을 설명하는 도면이다. 다이(506) 부착, 와이어(508) 본딩 공정이 완료된 후 몰딩 공정을 진행하기 전에 밸런스 리드(502)에 커패시터(504)를 부착한다. 다음에는 도 6에 도시되어 있는 바와 같이 에폭시 몰딩 화합물(602)을 사용하여 커패시터(504)와 리드프레임(501)을 전체적으로 덮는다. 도 6에서 외부 리드는 도시되어 있지 않다.
위 실시예는 LOC 타입의 TSOP 패키지에 본 발명이 적용된 경우이고, LOC 타입의 TSOP 패키지뿐만 아니라 전통적인 타입의 TSOP 패키지에도 동일하게 본 발명이 적용될 수 있다. 여기서 설명된 실시예들은 본 발명을 당업자가 용이하게 이해하고 실시할 수 있도록 하기 위한 것일 뿐이며, 본 발명의 범위를 한정하려는 것은 아니다. 따라서 당업자들은 본 발명의 범위 안에서 다양한 변형이나 변경이 가능함을 주목하여야 한다. 본 발명의 범위는 원칙적으로 후술하는 특허청구범위에 의하여 정하여진다.
이와 같은 본 발명의 구성에 의하면 리드프레임에 부착된 커패시터를 이용하여 패키지의 전기적 특성을 적절히 조절할 수 있으므로 리드프레임을 사용하는 패키지의 전기적 특성을 향상시킬 수 있다. 또한 본 발명에 의한 패키지는 가격이 비싼 BGA 패키지 대용으로 고속 동작 장치에도 적용할 수 있는 이점이 있다.

Claims (5)

  1. 반도체 칩을 TSOP 타입으로 패키징하는 방법에 있어서,
    밸런스 리드(balance lead) 및 내부 리드(inner lead)를 갖는 리드프레임에 상기 반도체 칩을 부착하고, 상기 반도체 칩의 칩 패드와 상기 내부 리드를 전기적으로 연결하는 단계와,
    상기 밸런스 리드가 노출되도록 하여 상기 반도체 칩과 상기 리드프레임을 몰딩재로 몰딩하는 단계와,
    상기 노출된 밸런스 리드에 커패시터를 솔더링하여 부착하는 단계를
    포함하는 것을 특징으로 하는 TSOP 패키징 방법.
  2. 제 1 항에 있어서,
    상기 몰딩 단계와 상기 커패시터 부착 단계 사이에 상기 노출된 밸런스 리드를 주석으로 도금하는 단계를 더 포함하는 것을 특징으로 하는 TSOP 패키징 방법.
  3. 제 1 항에 있어서,
    상기 밸런스 리드는 전원 리드(power lead) 또는 접지 리드(ground lead)로 사용되는 것을 특징으로 하는 TSOP 패키징 방법.
  4. 반도체 칩을 TSOP 타입으로 패키징하는 방법에 있어서,
    밸런스 리드(balance lead) 및 내부 리드(inner lead)를 갖는 리드프레임에 상기 반도체 칩을 부착하고, 상기 반도체 칩의 칩 패드와 상기 내부 리드를 전기적으로 연결하는 단계와,
    상기 밸런스 리드에 커패시터를 솔더링하여 부착하는 단계와,
    상기 반도체 칩과 상기 리드프레임을 몰딩재로 몰딩하는 단계를
    포함하는 것을 특징으로 하는 TSOP 패키징 방법.
  5. 제 4 항에 있어서,
    상기 밸런스 리드는 전원 리드(power lead) 또는 접지 리드(ground lead)로 사용되는 것을 특징으로 하는 TSOP 패키징 방법.
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