KR20040006414A - 반도체 소자의 금속 배선 형성 방법 - Google Patents

반도체 소자의 금속 배선 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 특히 초저유전율의 다공질 절연막을 이용하여 금속배선을 형성함에 있어서 금속 배선측벽에 초저유전율의 다공질 절연막과 동일한 물질을 이용한 저유전 SOD 용액을 코팅하여 저유전박막을 형성함으로써, 연속적이고 균일한 시드 층 또는 베리어 금속층을 형성할 수 있는 반도체 소자의 금속 배선 형성 방법을 제공한다.

Description

반도체 소자의 금속 배선 형성 방법{Method of forming a metal line in semiconductor device}
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 0.1㎛ 이하 테크의 초저유전율의 다공질 절연막 패턴 형성에 있어서, 초저유전율의 다공질 절연막 패턴 측벽의 불안정성을 제거할 수 있는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
차세대 고집적 반도체 소자에서의 금속 배선간의 RC 딜레이(RC Delay) 및 크로스 토크(Crosstalk)방지를 위해 초저유전율의 다공질 절연막을 적용한 구리배선 집적공정은 필수적이다. 이러한 초저유전율의 다공질 절연막을 이용하여 금속배선을 형성할 때의 공정순서와 이에 따른 문제점을 설명한다.
도 1a 내지 도 1b는 종래의 초저유전율의 다공질 절연막을 이용한 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 단면도들이다.
도 1a 및 도 1b를 참조하면, 하지층(10) 상부에 초저유전율의 다공질 절연막(12)을 형성한다. 다마신패턴의 배선을 형성하기 위해 비아 홀 및 트랜치(14) 형성을 위한 마스크 패턴을 이용한 패터닝 공정을 실시하여 초저유전율의 다공질 절연막(12)을 식각함으로써, 비아홀 및 트랜치(14)를 형성한다.
도 2a는 도 1b의 A영역을 확대한 단면도이고, 도 2b는 도 1b의 A영역 상부에 베리어 금속층을 증착한 단면도이다.
도 2a를 참조하면, 비아 홀 및 트랜치 측벽에는 다공질(기공)이 잘라져 반원또는 호 모양의 형상(도 2a의 B 참조)이 발생한다. 도 2b를 참조하면, 이때 비아홀 및 트랜치(14) 측벽에 베리어 금속층 또는 시드 층(Seed layer)(20)을 증착하게 되면 도면에서 보는 바와 같이 베리어 금속층 또는 시드 층(20)이 증착되지 않는 면이 발생(도 2b의 C참조)하게 된다. 이로인해 연속적이고 균일한 구리 도금이 힘들게 되는 문제점이 발생한다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 저유전 박막형성을 위한 용액을 이용하여 비아 홀 또는 트랜치측벽에 보호층을 형성함으로써 베리어 금속층 또는 시드층을 균일하게 증착할 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1b는 종래의 초저유전율의 다공질 절연막을 이용한 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 단면도들이다.
도 2a는 도 1b의 A영역을 확대한 단면도이고, 도 2b는 도 1b의 A영역 상부에 베리어 금속층을 증착한 단면도이다.
도 3a 내지 도 3d는 본 발명에 따른 금속 배선 형성 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 110 : 하지층12, 112 : 다공질 절연막
14, 114 : 비아홀116 : 저유전박막
120 : 베리어 금속층
상기의 기술적 과제를 달성하기 위한 본 발명은 초저유전율을 갖는 다공질 절연막을 이용하여 금속배선을 형성함에 있어서, 반도체 구조물 상부에 상기 초저유전율을 갖는 다공질 절연막을 증착하는 단계와, 상기 다공질 절연막을 패터닝 하여 금속배선용 홀을 형성하는 단계와, 상기 금속배선용 홀을 포함한 전체 구조 상부에 상기 다공질 절연막의 포면에 형성된 기공들을 채울수 있도록 단차를 따라 상기 다공질 절연막의 저유전박막을 도포하는 단계와, 열처리 공정을 실시하여 상기 저유전박막의 조직을 치밀하게 하는 단계와, 상기 다공질 절연막 측벽을 제외한 상기 다공질 절연막 상부와 상기 반도체 구조물 상부의 상기 저유전박막을 식각하는단계 및 전체 구조 상부에 베리어 금속층 및 시드층을 단차를 따라 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 3a 내지 도 3d는 본 발명에 따른 금속 배선 형성 방법을 설명하기 위한 단면도들이다.
도 3a 및 3b를 참조하면, 하지층(110) 상부에 초저유전율을 갖는 다공질 절연막(112)을 형성한다. 이러한, 초저유전율의 다공질 절연막(112)을 위한 재료로는 유전율이 2.0 내지 2.3인 산화막 계통의 무기재료와 폴리머(Polymer)재료가 이용된다. 폴리머 계열의 초저유전막으로는 다우 케미컬(Dow Chemical)사의 SiLK 또는 하니웰(HoleyWell)사의 FLARE등을 사용하고, 산화막 계열의 초저유전막으로는 하니웰사의 HOSP등을 사용한다.
초저유전율의 다공질 절연막(112) 상부에 감광막을 도포한 다음 금속 배선을 형성하기 위한 노광과 현상 공정을 실시하여 제 1 감광막 패턴(미도시)을 형성한다. 제 1 감광막 패턴을 식각마스크로 하는 식각공정을 실시하여 초저유전율의 다공질 절연막(112)을 제거함으로써, 금속 배선용 홀(114)을 형성한다. 상술한 금속배선용 홀(114)은 비아 홀과 트랜치로 이루어진 듀얼 다마신 패턴으로 형성되거나, 반도체 소자에서 금속배선을 형성할 수 있는 다양한 콘택홀들을 포함한다. 상술한 '하지층'이라함은 하부 금속 배선을 포함하는 절연층, 도전층 및 반도체층 중 어느 하나를 포함하여 형성된 임의의 구조물층을 의미한다.
도 3c를 참조하면, 스핀온 디포지션(Spin-On Deposition; SOD)으로 적용되는 저유전박막을 위한 용액(저유전 SOD 용액)을 충분히 묽게 만든 다음 이를 이용하여 금속배선용 홀(114)의 측벽을 포함한 전체 구조 상부에 얇은 저유전박막(116)을 코팅한다. 구체적으로, 금속배선용 홀(114) 측벽에 노출된 기공(호 또는 반원모양)내부를 저유전막 SOD 용액을 스핀 코팅방법으로 매립(스며들게)하고, 30 내지 60㎚의 두께로 코팅한다. 이때, 저유전 SOD 용액은 막간(초저유전막 또는 저유전막사이)의 접착특성을 향상시키기 위해 저유전막 또는 초저유전막과 같거나 유사한 성분의 물질을 사용한다. 이때 금속배선용 홀(114)이 좁아지는 것을 방지하기 위해 저유전율의 SOD 용액을 50 내지 100배 희석시킨다.
즉, 스핀 코터에서 저유전 SOD 용액을 전체 구조 상부에 커버하도록 용액을 분배한 다음 스핀 열처리 공정을 실시하여 저유전박막(116)을 치밀하게 한다. 스핀 열처리 공정은 저유전박막(116)을 이루고 있는 저유전 SOD 용액이 치밀하게 되도록 헬륨(He)또는 아르곤(Ar) 가스 분위기 하에서 급속 열처리(Rapid Thermal Anneal) 공정을 실시한다.
도 3d를 참조하면, 금속배선용 홀(114) 측벽을 제외한 영역에 형성된 저유전박막을 제거하기 위해 반응성 이온 식각(Reactive Ion Etching; RIE)을 짧게 선택적으로 실시한다. 구체적으로, 불소(Fluorine; F)계열의 이온을 이용하여 초저유전율의 다공질 절연막(112) 상부와 하지층(110) 상부에 형성된 저유전박막(116)을 식각한다. 전체 구조 상부에 시드층 또는 베리어 금속층(120)을 증착한다. 이로써, 상술한 저유전박막(116)으로 인하여 금속배선용 홀 측벽에 형성될 베리어 금속층 및 시드층(120)이 단락되지 않고 일정하게 형성될 수 있다. 전체 구조 상부에 전기 도금 방식으로 금속층을 증착한 다음 CMP공정을 적용하여 평탄화 함으로써 금속 배선을 형성한다. CMP공정의 식각정지층은 초저유전율을 갖는 다공질 절연막으로 한다.
상술한 바와 같이, 본 발명은 초저유전율의 다공질 절연막의 일부를 제거하여 형성된 금속배선용 홀 측벽에 저유전막 SOD 용액을 이용하여 저유전박막을 형성함으로써, 초저유전율의 다공질 절연막의 식각면을 보완할 수 있다.
또한, 후속 공정에 의해 형성되는 시드층 또는 베리어 금속층을 금속배선용 홀 측벽에 연속적이고 균일하게 형성할 수 있다.
또한, 저유전 SOD 용액을 희석하여 저유전박막을 형성함으로써, 금속배선용 홀 측벽의 기공을 충분히 매립할 수 있고, 추가적인 투자가 필요없어 생산성 향상을 가져올 수 있다.

Claims (8)

  1. 초저유전율을 갖는 다공질 절연막을 이용하여 금속배선을 형성함에 있어서,
    반도체 구조물 상부에 상기 초저유전율을 갖는 다공질 절연막을 증착하는 단계;
    상기 다공질 절연막을 패터닝 하여 금속배선용 홀을 형성하는 단계;
    상기 금속배선용 홀을 포함한 전체 구조 상부에 상기 다공질 절연막의 표면에 형성된 기공들을 채울수 있도록 단차를 따라 상기 다공질 절연막의 저유전박막을 도포하는 단계;
    열처리 공정을 실시하여 상기 저유전박막의 조직을 치밀하게 하는 단계;
    상기 다공질 절연막 측벽을 제외한 상기 다공질 절연막 상부와 상기 반도체 구조물 상부의 상기 저유전박막을 식각하는 단계; 및
    전체 구조 상부에 베리어 금속층 및 시드층을 단차를 따라 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  2. 제 1 항에 있어서,
    상기 초저유전율을 갖는 다공질 절연막은 유전율이 2.0 내지 2.3인 산화막 계열의 무기질 물질막 또는 폴리머 계열의 물질막인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  3. 제 2 항에 있어서,
    상기 산화막 계열의 무기질 물질막은 다우 케미컬사의 SiLK 또는 하니웰사의 FLARE이고, 상기 폴리머 계열의 물질막은 하니웰사의 HOSP인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  4. 제 1 항에 있어서,
    상기 저유전박막은 50 내지 100배 희석된 저유전율의 SOD 용액을 스핀 코팅방법으로 30 내지 60㎚의 두께로 코팅하여 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  5. 제 1 항에 있어서,
    상기 저유전박막은 상기 다공질 절연막과의 접착특성 향상을 위해 상기 다공질 절연막과 같거나 유사한 물질로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  6. 제 1 항에 있어서,
    상기 열처리 공정은 헬륨 또는 아르곤 가스 분위기 하에서 급속 열처리방법을 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  7. 제 1 항에 있어서,
    상기 저유전박막은 반응성 이온식각 방법으로 식각하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  8. 제 1 항에 있어서,
    상기 시드층을 증착한 다음 전기도금 방식을 이용하여 금속층을 증착하는 단계; 및
    상기 금속층을 평탄화 하여 금속 배선을 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
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