KR20040001881A - Memory device and fabricating method of the same - Google Patents
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Abstract
Description
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 메모리소자 및 그의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a memory device and a method for manufacturing the same.
일반적으로, 반도체 메모리 소자에서 강유전체(Ferroelectric) 박막을 강유전체 캐패시터에 사용함으로써 DRAM(Dynamic Random Access Memory) 소자에서 필요한 리프레쉬(Refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다. 이러한 강유전체 박막을 이용하는 강유전체 메모리 소자(Ferroelectric Random Access Memory; 이하 'FeRAM'이라 약칭함) 소자는 비휘발성 메모리 소자(Nonvolatile Memory device)의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 DRAM에 필적하여 차세대 기억소자로 각광받고 있다.In general, by using a ferroelectric thin film in a ferroelectric capacitor in a semiconductor memory device, the development of a device capable of using a large-capacity memory while overcoming the limitation of refresh required in a DRAM (Dynamic Random Access Memory) device is in progress. come. A ferroelectric random access memory device (hereinafter referred to as 'FeRAM') device using the ferroelectric thin film is a nonvolatile memory device, which has an advantage of storing stored information even when power is cut off. In addition, the operating speed is comparable to DRAM, and is becoming the next generation memory device.
도 1은 종래기술에 따른 강유전체 메모리 소자를 도시한 소자 단면도이다.1 is a device cross-sectional view showing a ferroelectric memory device according to the prior art.
도 1을 참조하면, 반도체기판(11)에 활성영역을 정의하는 소자분리막(12)이 형성되고, 반도체기판(11)상에 게이트산화막(13)과 워드라인(14)의 적층구조물이 형성되며, 워드라인(14) 양측의 반도체기판(11)에 소스/드레인영역(15a, 15b)이 형성된다.Referring to FIG. 1, an isolation layer 12 defining an active region is formed on a semiconductor substrate 11, and a stacked structure of a gate oxide layer 13 and a word line 14 is formed on the semiconductor substrate 11. Source / drain regions 15a and 15b are formed in the semiconductor substrate 11 on both sides of the word line 14.
그리고, 워드라인(14)과 소스/드레인영역(15a, 15b)을 포함하는 트랜지스터상에 제1층간절연막(16)이 형성되고, 제1층간절연막(16)을 관통하여 일측 소스/드레인영역(15a)에 콘택되는 비트라인콘택(17)을 통해 비트라인(18)이 연결된다.Then, a first interlayer insulating film 16 is formed on the transistor including the word line 14 and the source / drain regions 15a and 15b, and penetrates through the first interlayer insulating film 16 to form one side source / drain region ( The bit line 18 is connected through a bit line contact 17 which contacts 15a.
그리고, 비트라인(18)을 포함한 전면에 제2층간절연막(19)이 형성되고, 제2층간절연막(19)과 제1층간절연막(16)을 동시에 관통하여 타측 소스/드레인영역(15b)에 이르는 스토리지노드콘택(20)이 형성된다.A second interlayer insulating film 19 is formed on the entire surface including the bit line 18, and simultaneously passes through the second interlayer insulating film 19 and the first interlayer insulating film 16 to the other source / drain region 15b. Leading storage node contacts 20 are formed.
그리고, 스토리지노드콘택(20)에 연결되는 하부전극(21)이 형성되고, 이웃한 하부전극(21)간 격리를 위해 평탄화된 고립절연막(22)이 하부전극(21)을 에워싸고 있으며, 고립절연막(22)과 하부전극(21)을 강유전체막(23)이 덮는다. 여기서, 강유전체막(23)은 셀영역에만 형성된다.In addition, a lower electrode 21 connected to the storage node contact 20 is formed, and a planarized insulating insulating layer 22 surrounds the lower electrode 21 for isolation between adjacent lower electrodes 21. The ferroelectric film 23 covers the insulating film 22 and the lower electrode 21. Here, the ferroelectric film 23 is formed only in the cell region.
마지막으로, 강유전체막(23) 상에 상부전극(24)이 형성된다.Finally, the upper electrode 24 is formed on the ferroelectric film 23.
상술한 종래기술에서는 고립절연막(22)이 하부전극(21)을 에워싸는 형태로 형성시키기 위해, 하부전극(21)을 먼저 형성한 후 고립절연막(22)을 증착하고 하부전극(21) 표면이 드러날때까지 화학적기계적연마를 통해 고립절연막(22)을 평탄화시킨다.In the above-described prior art, in order to form the insulating insulating film 22 in the form of enclosing the lower electrode 21, the lower electrode 21 is first formed, and then the insulating insulating film 22 is deposited and the surface of the lower electrode 21 is exposed. The insulating insulating film 22 is planarized by chemical mechanical polishing until the insulating insulating film 22 is planarized.
그리고, 고립절연막(22)에 에워싸이는 하부전극(21)을 형성한 후, 셀영역 전면에 강유전체막과 상부전극을 형성한 후, 열공정을 수행하여 강유전체막을 결정화시키고, 상부전극만을 패터닝한다.After forming the lower electrode 21 surrounded by the insulating insulating film 22, the ferroelectric film and the upper electrode are formed over the cell region, and then the ferroelectric film is crystallized by performing a thermal process to pattern only the upper electrode. .
그러나, 상술한 종래기술에서 강유전체막의 일부분은 하부전극위에 위치하고 타부분은 고립절연막위에 위치하므로, 고립절연막위에서 성장하는 강유전체막은 하부전극위에서 성장하는 강유전체막에 비해 열화된 강유전 특성을 보인다. 더욱이, 강유전특성은 고립절연막위에 있는 강유전체막뿐만 아니라 하부전극의 가장자리에서 성장하는 강유전체막의 특성에도 영향을 미쳐 결과적으로 강유전체 캐패시터의 특성이 열화되는 결과를 초래한다.However, in the above-described prior art, since a part of the ferroelectric film is located on the lower electrode and the other part is located on the insulating insulating film, the ferroelectric film growing on the insulating insulating film shows deteriorated ferroelectric characteristics as compared to the ferroelectric film growing on the lower electrode. Furthermore, the ferroelectric properties affect not only the ferroelectric film on the insulating insulating film but also the properties of the ferroelectric film growing at the edge of the lower electrode, resulting in deterioration of the ferroelectric capacitor.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로, 하부전극이 고립절연막내에 매립되는 구조 형성시 하부전극과 고립절연막상에 성장되는 산화물유전체막의 유전 특성 열화를 방지하는데 적합한 메모리 소자 및 그의 제조 방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above-mentioned problems of the prior art, a memory device suitable for preventing the deterioration of dielectric properties of the oxide dielectric film grown on the lower electrode and the insulating insulating film when forming a structure in which the lower electrode is embedded in the insulating insulating film; Its purpose is to provide a process for its preparation.
도 1은 종래기술에 따른 강유전체 메모리 소자의 소자 단면도,1 is a device cross-sectional view of a ferroelectric memory device according to the prior art,
도 2는 본 발명의 실시예에 따른 강유전체 메모리 소자의 소자 단면도,2 is an element cross-sectional view of a ferroelectric memory device according to an embodiment of the present invention;
도 3a 내지 도 3d는 본 발명의 실시예에 따른 강유전체 메모리 소자의 제조 방법을 도시한 공정 단면도.3A to 3D are cross-sectional views illustrating a method of manufacturing a ferroelectric memory device according to an embodiment of the present invention.
*도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
31 : 반도체기판 32 : 소자분리막31: semiconductor substrate 32: device isolation film
33 : 게이트산화막 34 : 워드라인33: gate oxide film 34: word line
35a, 35b : 소스/드레인영역 36 : 제1 층간절연막35a, 35b: source / drain regions 36: first interlayer insulating film
37 : 비트라인콘택 38 : 비트라인37: bit line contact 38: bit line
39 : 제2 층간절연막 40 : 스토리지노드콘택39: second interlayer insulating film 40: storage node contact
41 : 하부전극 42a : 고립절연막41: lower electrode 42a: isolation insulating film
43a : 시드층 44a : 강유전체막43a: seed layer 44a: ferroelectric film
45a : 상부전극45a: upper electrode
상기 목적을 달성하기 위한 본 발명의 메모리소자는 트랜지스터가 형성된 반도체기판, 상기 반도체기판 상부의 평탄한 표면을 갖는 제1 절연물, 상기 제1 절연물을 관통하는 콘택을 통해 상기 트랜지스터의 소스/드레인에 연결되는 상기 제1 절연물상의 하부전극, 상기 하부전극의 표면을 노출시키는 평탄한 표면을 갖고 상기 하부전극을 에워싸는 상기 제1 절연물상의 제2 절연물, 상기 하부전극상에 형성된 결정성장도움층, 상기 결정성장도움층상에 형성된 산화물유전체막, 및 상기 산화물유전체막상에 형성된 상부전극을 포함함을 특징으로 한다.The memory device of the present invention for achieving the above object is connected to the source / drain of the transistor through a semiconductor substrate on which a transistor is formed, a first insulator having a flat surface on top of the semiconductor substrate, a contact through the first insulator A second insulator on the first insulator having a lower electrode on the first insulator, a flat surface exposing the surface of the lower electrode, and enclosing the lower electrode, a crystal growth helper layer formed on the lower electrode, on the crystal growth helper layer And an upper electrode formed on the oxide dielectric film.
그리고, 본 발명의 메모리 소자의 제조 방법은 트랜지스터가 형성된 반도체기판 상부에 층간절연막을 형성하는 단계, 상기 층간절연막을 관통하여 상기 트랜지스터의 소스/드레인영역에 이르는 스토리지노드콘택을 형성하는 단계, 상기 스토리지노드콘택에 연결되는 하부전극을 형성하는 단계, 상기 하부전극의 표면을 노출시키면서 상기 하부전극을 에워싸는 고립절연막을 형성하는 단계, 상기 고립절연막을 포함한 전면에 결정성장도움층을 형성하는 단계, 상기 결정성장도움층상에 산화물유전체막을 형성하는 단계, 상기 산화물유전체막상에 상부전극용 도전막을 형성하는 단계, 및 열공정을 수행하여 상기 산화물유전체막을 결정화시키는 단계를 포함함을 특징으로 한다.The method of manufacturing a memory device according to an embodiment of the present invention includes forming an interlayer insulating layer on a semiconductor substrate on which a transistor is formed, and forming a storage node contact penetrating through the interlayer insulating layer to reach a source / drain region of the transistor. Forming a lower electrode connected to the node contact, forming an insulating insulating film surrounding the lower electrode while exposing a surface of the lower electrode, forming a crystal growth support layer on the entire surface including the insulating insulating film, Forming an oxide dielectric film on the growth assist layer, forming a conductive film for the upper electrode on the oxide dielectric film, and crystallizing the oxide dielectric film by performing a thermal process.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .
도 2는 본 발명의 실시예에 따른 강유전체 메모리 소자를 도시한 도면이다.2 illustrates a ferroelectric memory device according to an embodiment of the present invention.
도 2를 참조하면, 트랜지스터가 형성된 반도체기판(31) 상부에 평탄한 표면을 갖는 제1 절연물(36, 39)이 형성되고, 제1 절연물(36, 39)을 관통하는 스토리지노드콘택(40)을 통해 트랜지스터의 소스/드레인영역(35b)에 연결되는 하부전극(41)이 형성된다.Referring to FIG. 2, first insulators 36 and 39 having flat surfaces are formed on the semiconductor substrate 31 on which the transistors are formed, and the storage node contacts 40 penetrating the first insulators 36 and 39 are formed. The lower electrode 41 is formed to be connected to the source / drain region 35b of the transistor.
그리고, 제2 절연물(42a)이 하부전극(41)의 표면을 노출시키는 평탄한 표면을 갖고 하부전극(41)을 에워싸고 있다.The second insulator 42a has a flat surface that exposes the surface of the lower electrode 41 and surrounds the lower electrode 41.
그리고, 하부전극(41)상에 시드층(43a), 강유전체막(44a), 상부전극(45a)의 순서로 적층된다. 여기서, 시드층(43a)은 강유전체막의 결정성장도움층으로서, 하부전극(41)으로 이용된 물질중에서 선택된다. 예컨대, 백금(Pt), 이리듐(Ir), 루테늄(Ru), 레늄(Re) 및 로듐(Rh) 중에서 선택된 하나이거나 이들의 복합구조물이고, 시드층(43)은 집적도를 고려하여 500Å∼2000Å의 두께로 형성한다.The seed layer 43a, the ferroelectric film 44a, and the upper electrode 45a are stacked on the lower electrode 41 in this order. Here, the seed layer 43a is selected from the materials used as the lower electrode 41 as the crystal growth assistance layer of the ferroelectric film. For example, it is one selected from platinum (Pt), iridium (Ir), ruthenium (Ru), rhenium (Re), and rhodium (Rh) or a composite structure thereof, and the seed layer 43 has a thickness of 500 kPa to 2000 kPa in consideration of the degree of integration. Form to thickness.
이하, 제1 절연물(36,39)중에서 하층 절연물은 '제1 층간절연막(36)'이라 하고, 상층 절연물은 '제2 층간절연막(39)'이라 하며, 제2 절연물(42a)은 이웃한 하부전극(41)간의 고립을 제공하므로 '고립절연막(42a)'이라 한다.Hereinafter, among the first insulators 36 and 39, the lower insulator is referred to as the 'first interlayer insulating film 36', the upper insulator is referred to as the 'second interlayer insulating film 39', and the second insulator 42a is adjacent to the first insulator 36 and 39. Since it provides isolation between the lower electrodes 41, it is referred to as an "isolated insulating film 42a."
자세히 살펴보면, 반도체기판(31)에 활성영역을 정의하는 소자분리막(32)이 형성되고, 반도체기판(31)상에 게이트산화막(33)과 워드라인(34)의 적층구조물이 형성되며, 워드라인(34) 양측의 반도체기판(31)에 트랜지스터의 소스/드레인영역 (35a, 35b)이 형성된다.In detail, an isolation layer 32 defining an active region is formed on the semiconductor substrate 31, and a stacked structure of the gate oxide layer 33 and the word line 34 is formed on the semiconductor substrate 31. (34) Source / drain regions 35a and 35b of the transistor are formed in the semiconductor substrate 31 on both sides.
그리고, 워드라인(34)과 소스/드레인영역(35a, 35b)을 포함하는 트랜지스터상에 제1 층간절연막(36)이 형성되고, 제1 층간절연막(36)을 관통하여 일측 소스/드레인영역(35a)에 콘택되는 비트라인콘택(37)을 통해 비트라인(38)이 연결된다.A first interlayer insulating film 36 is formed on the transistor including the word line 34 and the source / drain regions 35a and 35b, and penetrates through the first interlayer insulating film 36 to form one side source / drain region ( The bit line 38 is connected through a bit line contact 37 which contacts 35a.
그리고, 비트라인(38)을 포함한 전면에 제2 층간절연막(39)이 형성되고, 제2층간절연막(39)과 제1층간절연막(36)을 동시에 관통하여 타측 소스/드레인영역 (35b)에 이르는 스토리지노드콘택(40)이 형성된다.A second interlayer insulating film 39 is formed on the entire surface including the bit line 38, and simultaneously passes through the second interlayer insulating film 39 and the first interlayer insulating film 36 to the other source / drain region 35b. Leading storage node contacts 40 are formed.
그리고, 스토리지노드콘택(40)에 연결되는 하부전극(41)이 형성되고, 이웃한 하부전극(41)간 격리를 위해 고립절연막(42a)이 하부전극(41)을 에워싸고 있으며, 하부전극(41)상에 동일한 선폭을 갖는 시드층(43a), 강유전체막(44a)과 상부전극(45a)이 형성된다.In addition, a lower electrode 41 is formed to be connected to the storage node contact 40, and an insulating insulating layer 42a surrounds the lower electrode 41 for isolation between neighboring lower electrodes 41. A seed layer 43a, a ferroelectric film 44a, and an upper electrode 45a having the same line width are formed on 41.
바람직하게, 시드층(43a)과 강유전체막(44a)은 상부전극(45a)의 패터닝시 동시에 패터닝된다. 그 이유는, 전도성을 갖는 시드층(43a)이 이웃한 셀의 시드층과 고립되어야 하기 때문이다.Preferably, the seed layer 43a and the ferroelectric film 44a are simultaneously patterned at the time of patterning the upper electrode 45a. This is because the conductive seed layer 43a must be isolated from the seed layer of the neighboring cell.
도 3a 내지 도 3d는 도 2에 도시된 강유전체 메모리 소자의 제조 방법을 도시한 공정 단면도이다.3A to 3D are cross-sectional views illustrating a method of manufacturing the ferroelectric memory device shown in FIG. 2.
도 3a에 도시된 바와 같이, 반도체기판(31)에 소자간 분리를 위한 소자분리막(32)을 형성하여 활성영역을 정의하고, 반도체기판(31)의 활성영역상에 게이트산화막(33)과 워드라인(34)을 차례로 형성한다.As shown in FIG. 3A, an isolation region 32 is formed on the semiconductor substrate 31 to define an active region, thereby defining an active region, and forming a gate oxide layer 33 and a word on the active region of the semiconductor substrate 31. Lines 34 are formed in sequence.
다음으로, 워드라인(34) 양측의 반도체기판(31)에 불순물을 이온주입하여 트랜지스터의 소스/드레인영역(35a, 35b)을 형성한다.Next, impurities are implanted into the semiconductor substrate 31 on both sides of the word line 34 to form source / drain regions 35a and 35b of the transistor.
한편, 도면에 도시되지 않았지만, 워드라인의 양측벽에 스페이서를 형성할 수 있고, 이에 따라 LDD(Lightly Doped Drain) 구조의 소스/드레인영역을 형성할 수 있다. 즉, 워드라인을 마스크로 저농도 불순물을 이온주입하여 LDD 영역을 형성한 후, 워드라인의 양측벽에 스페이서를 형성하고, 워드라인과 스페이서를 마스크로 고농도 불순물을 이온주입하여 LDD 영역에 접하는 소스/드레인영역을 형성한다.Although not shown in the drawings, spacers may be formed on both sidewalls of the word line, thereby forming a source / drain region having a lightly doped drain (LDD) structure. In other words, the LDD region is formed by ion implanting low concentration impurities using a word line as a mask, and then spacers are formed on both sidewalls of the word line, and the ion / implant implanted with high concentration impurities using the word line and spacer as a mask to contact the LDD region. A drain region is formed.
다음으로, 트랜지스터가 형성된 반도체기판(31)상에 제1 층간절연막(36)을 증착 및 평탄화한 후, 콘택마스크(도시 생략)로 제1 층간절연막(36)을 식각하여 일측 소스/드레인영역(35a)을 노출시키는 비트라인콘택홀을 형성하고, 비트라인콘택홀에 매립되는 비트라인콘택(37)을 형성한다. 여기서, 비트라인콘택(37)은 텅스텐(W)을 증착한 후 에치백(Etch back)이나 화학적기계적연마(Chemical Mechanical Polishing; CMP)를 통해 형성할 수 있다.Next, after depositing and planarizing the first interlayer insulating layer 36 on the semiconductor substrate 31 on which the transistor is formed, the first interlayer insulating layer 36 is etched with a contact mask (not shown) to etch one side source / drain region ( A bit line contact hole exposing 35a) is formed, and a bit line contact 37 embedded in the bit line contact hole is formed. Here, the bit line contact 37 may be formed by depositing tungsten (W) through etch back or chemical mechanical polishing (CMP).
다음으로, 전면에 비트라인용 도전막을 증착한 후 패터닝하여 비트라인콘택에 연결되는 비트라인(38)을 형성하고, 비트라인(38)을 포함한 전면에 제2 층간절연막(39)을 증착한 후 평탄화한다.Next, after the bit line conductive film is deposited on the entire surface, patterning is performed to form a bit line 38 connected to the bit line contact, and a second interlayer insulating layer 39 is deposited on the entire surface including the bit line 38. Flatten.
다음으로, 스토리지노드콘택마스크(도시 생략)로 제2 층간절연막(39)과 제1 층간절연막(36)을 동시에 식각하여 타측 소스/드레인영역(35b)을 노출시키는 스토리지노드콘택홀을 형성한 후, 스토리지노드콘택홀에 스토리지노드콘택(40)을 매립시킨다.Next, the second interlayer insulating layer 39 and the first interlayer insulating layer 36 are simultaneously etched with a storage node contact mask (not shown) to form a storage node contact hole exposing the other source / drain region 35b. The storage node contact 40 is buried in the storage node contact hole.
한편, 스토리지노드콘택(40)은 폴리실리콘플러그(polysilicon-plug), 티타늄실리사이드(Ti-silicide) 및 티타늄나이트라이드(TiN)의 순서로 적층된 구조물로서, 이들의 형성 방법은 생략하기로 한다. 여기서, 티타늄실리사이드는 폴리실리콘플러그와 하부전극간 오믹콘택을 형성해주며, 티타늄나이트라이드는 폴리실리콘플러그와 하부전극간 상호확산을 방지하는 확산방지막이다.On the other hand, the storage node contact 40 is a structure stacked in the order of polysilicon plug (polysilicon-plug), titanium silicide (Ti-silicide) and titanium nitride (TiN), the formation method thereof will be omitted. Here, titanium silicide forms an ohmic contact between the polysilicon plug and the lower electrode, and titanium nitride is a diffusion barrier that prevents mutual diffusion between the polysilicon plug and the lower electrode.
다음으로, 스토리지노드콘택(40)을 포함한 제2 층간절연막(39)상에 하부전극용 제1 도전막을 형성한 후, 하부전극을 정의하는 마스크(도시 생략)로 제1 도전막을 식각하여 스토리지노드콘택에 연결되는 하부전극(41)을 형성한다.Next, after forming the first conductive layer for the lower electrode on the second interlayer insulating layer 39 including the storage node contact 40, the first conductive layer is etched with a mask (not shown) defining the lower electrode, thereby storing the storage node. A lower electrode 41 connected to the contact is formed.
여기서, 하부전극(41)을 형성하기 위한 제1 도전막은 화학기상증착법(CVD), 물리기상증착법(PVD), 원자층증착법(ALD) 및 플라즈마원자층증착법(PEALD) 중에서 선택된 하나의 증착법을 이용하여 증착되며, 백금(Pt), 이리듐(Ir), 루테늄(Ru), 레늄(Re) 및 로듐(Rh) 중에서 선택된 하나이거나 이들의 복합구조물을 이용한다.Here, the first conductive film for forming the lower electrode 41 uses a deposition method selected from chemical vapor deposition (CVD), physical vapor deposition (PVD), atomic layer deposition (ALD) and plasma atomic layer deposition (PEALD). It is deposited by using one of the platinum (Pt), iridium (Ir), ruthenium (Ru), rhenium (Re) and rhodium (Rh) or a composite structure thereof.
다음으로, 하부전극(41)을 포함한 전면에 고립절연막(42)을 형성한다. 이때,고립절연막(42)은 불순물이 함유된 실리콘산화물로서, BPSG, BSG 및 PSG 중에서 선택된 하나이다. 이와 같이, 고립절연막(42)으로 불순물을 포함하는 실리콘산화물을 이용하는이유는 불순물을 포함하지 않는 실리콘산화물은 강한 압축응력(compressive stress)을 하부전극에 인가하여 강유전체 캐패시터의 단락을 유도하며, 하부전극을 따라 덮혀 평탄화에 어려움이 있기 때문이다.Next, an insulating insulating film 42 is formed on the entire surface including the lower electrode 41. In this case, the isolation insulating layer 42 is a silicon oxide containing impurities and is one selected from BPSG, BSG, and PSG. As such, the reason for using the silicon oxide containing impurities as the insulating insulating layer 42 is that the silicon oxide containing no impurity applies a strong compressive stress to the lower electrode to induce a short circuit of the ferroelectric capacitor. This is because there is difficulty in planarization along the cover.
도 3b에 도시된 바와 같이, 하부전극(41)의 표면이 드러날때까지 고립절연막(42)을 화학적기계적연마하여 평탄화시킨다. 이때, 화학적기계적연마후 잔류하는 고립절연막(42a)은 하부전극(41)을 에워싸는 형태를 갖는다. 이처럼 하부전극(41)을 고립절연막(42a)에 에워싸이는 형태로 형성하므로써 캐패시터의 단차에 따른 마스크작업의 부담 및 평탄화의 어려움, 그리고 상하부전극간 단락을 방지할 수 있는 장점을 갖는다.As shown in FIG. 3B, the insulating insulating film 42 is chemically mechanically polished and planarized until the surface of the lower electrode 41 is exposed. At this time, the insulating insulating film 42a remaining after chemical mechanical polishing has a form surrounding the lower electrode 41. As such, the lower electrode 41 is formed in the form of being surrounded by the insulating insulating film 42a, and thus, the burden of the mask work and the difficulty of planarization due to the step difference of the capacitor, and the short circuit between the upper and lower electrodes can be prevented.
다음으로, 고립절연막(42a) 및 하부전극(41)을 포함한 전면에 강유전체막의 결정성장도움층인 시드층(43)을 형성한다.Next, a seed layer 43 is formed on the entire surface including the isolation insulating film 42a and the lower electrode 41, which is a crystal growth assistance layer of the ferroelectric film.
이때, 시드층(43)은 하부전극(41)으로 이용된 물질중에서 선택되는데, 예컨대, 백금(Pt), 이리듐(Ir), 루테늄(Ru), 레늄(Re) 및 로듐(Rh) 중에서 선택된 하나이거나 이들의 복합구조물이다. 그리고, 시드층(43)은 집적도를 고려하여 500Å∼2000Å의 두께로 형성한다.In this case, the seed layer 43 is selected from among materials used as the lower electrode 41, for example, one selected from platinum (Pt), iridium (Ir), ruthenium (Ru), rhenium (Re), and rhodium (Rh). Or complex structures thereof. The seed layer 43 is formed to a thickness of 500 kPa to 2000 kPa in consideration of the degree of integration.
도 3c에 도시된 바와 같이, 시드층(43)상에 강유전체막(44)을 성장시키고, 강유전체막(44)상에 상부전극을 형성하기 위한 제2 도전막(45)을 형성한다. 여기서, 강유전체막(44)은 화학기상증착법(CVD), 원자층증착법(ALD),금속유기증착법(MOD) 및 스핀코팅법(Spin coating) 중에서 선택된 하나의 증착법을 이용하여 증착하며, 통상의 SBT, SBTN, PZT 및 BLT 중에서 선택된 하나이거나 불순물이 첨가되거나 조성 변화된 SBT, PZT, SBTN 및 BLT 중에서 선택된 하나를 이용한다.As shown in FIG. 3C, the ferroelectric film 44 is grown on the seed layer 43, and the second conductive film 45 for forming the upper electrode is formed on the ferroelectric film 44. Here, the ferroelectric film 44 is deposited using a deposition method selected from chemical vapor deposition (CVD), atomic layer deposition (ALD), metal organic deposition (MOD), and spin coating (Spin coating), and the conventional SBT , One selected from SBTN, PZT, and BLT, or one selected from SBT, PZT, SBTN, and BLT in which impurities are added or compositionally changed.
그리고, 상부전극을 형성하기 위한 제2 도전막(45)은 화학기상증착법(CVD), 물리기상증착법(PVD), 원자층증착법(ALD) 및 플라즈마원자층증착법(PEALD) 중에서 선택된 하나의 증착법을 이용하여 증착되며, 백금(Pt), 이리듐(Ir), 루테늄(Ru), 레늄(Re) 및 로듐(Rh) 중에서 선택된 하나이거나 이들의 복합구조물을 이용한다.In addition, the second conductive layer 45 for forming the upper electrode may be formed by depositing one selected from chemical vapor deposition (CVD), physical vapor deposition (PVD), atomic layer deposition (ALD), and plasma atomic layer deposition (PEALD). It is deposited by using one of the platinum (Pt), iridium (Ir), ruthenium (Ru), rhenium (Re) and rhodium (Rh) or a composite structure thereof.
다음으로, 강유전체막(44)의 강유전특성을 얻기 위한 열공정을 수행한다. 열공정은 300℃∼500℃에서 N2와 O2의 혼합가스 또는 N2O 가스 분위기에서 플라즈마처리하거나 또는 UV/O3처리하여 강유전체막(44)내 존재하는 불순물을 제거한 후, 500℃∼650℃에서 N2가스 분위기에서 로(Furnace) 또는 급속열처리(RTA)하여 강유전체막(44)의 유전특성을 확보한다.Next, a thermal process for obtaining the ferroelectric properties of the ferroelectric film 44 is performed. The thermal process is performed by plasma treatment or UV / O 3 treatment in a mixed gas of N 2 and O 2 or N 2 O gas at 300 ° C. to 500 ° C. to remove impurities in the ferroelectric layer 44, and then 500 ° C. to 650. The dielectric property of the ferroelectric film 44 is ensured by furnace or rapid thermal treatment (RTA) in an N 2 gas atmosphere at 占 폚.
전술한 바와 같이, 하부전극(41)과 고립절연막(42a)을 모두 덮는 시드층(43)이 존재한 상태에서 강유전체막(44)을 성장시키면, 하부전극(41)위에 위치하는 강유전체막(44)과 고립절연막(42a)위에 위치하는 강유전체막(44)의 강유전특성은 동일하다.As described above, when the ferroelectric film 44 is grown while the seed layer 43 covering both the lower electrode 41 and the insulating insulating film 42a is present, the ferroelectric film 44 positioned on the lower electrode 41 is grown. ) And the ferroelectric film 44 positioned on the insulating insulating film 42a have the same ferroelectric properties.
한편, 강유전체 캐패시터의 하부전극(41)들은 서로 고립되어 있어야 각각의 셀 역할을 수행할 수 있으므로 전면에 덮인 시드층(43)은 하부전극(41)과 함게 고립되어 있어야 하며, 이를 위해 상부전극을 형성하기 위한 패터닝과정에서 제거되어야 한다.On the other hand, since the lower electrodes 41 of the ferroelectric capacitor may be isolated from each other to function as each cell, the seed layer 43 covered on the front surface should be isolated together with the lower electrode 41. It must be removed during patterning to form.
이러한 패터닝 과정은 도 3d에 도시되어 있다. 도 3d에 도시된 바와 같이, 상부전극을 정의하는 마스크(도시 생략)를 식각마스크로 제2 도전막(45), 강유전체막(44)과 시드층(43)을 순차적으로 패터닝하여 제2 도전막으로 된 상부전극(45a)을 형성하고, 이웃한 셀의 시드층과 서로 고립되는 시드층(43a)을 형성한다. 아울러, 강유전체막(44)도 동시에 패터닝되므로 이웃한 셀의 강유전체막(44a)과 연결되지 않는다.This patterning process is illustrated in FIG. 3D. As shown in FIG. 3D, the second conductive layer 45, the ferroelectric layer 44, and the seed layer 43 are sequentially patterned using an mask (not shown) defining an upper electrode as an etching mask. The upper electrode 45a is formed, and the seed layer 43a is formed to be isolated from the seed layers of neighboring cells. In addition, since the ferroelectric film 44 is also patterned at the same time, the ferroelectric film 44 is not connected to the ferroelectric film 44a of neighboring cells.
상술한 실시예에서는 산화물유전체막인 강유전체막의 강유전특성 열화를 방지하기 위한 방법을 제시하였으나, 이러한 본 발명은 BST[(Ba,Sr)TiO3], BTO[BaTiO3], STO[SrTiO3], PTO[PbTiO3], PLT[(Pb, La)TiO3]와 같은 고유전체막이나 불순물이 첨가되거나 조성이 변화된 고유전체막을 이용하는 DRAM에서도 적용할 수 있다.In the above-described embodiment, but provides a way to prevent the oxide dielectric film of the ferroelectric film, the ferroelectric properties degraded, this invention BST [(Ba, Sr) TiO 3], BTO [BaTiO 3], STO [SrTiO 3], The present invention can also be applied to high dielectric films such as PTO [PbTiO 3 ] and PLT [(Pb, La) TiO 3 ] or DRAMs using high dielectric films in which impurities are added or whose composition is changed.
즉, 고유전체막이 주로 페로브스카이트(perovskite) 구조를 갖는 산화물유전체막인 점을 감안하면, 고유전체막이 형성되는 하부막에 따라 고유전체막의 유전특성 열화가 발생될 수 있다.That is, in view of the fact that the high dielectric film is an oxide dielectric film mainly having a perovskite structure, dielectric properties of the high dielectric film may be degraded depending on the lower layer on which the high dielectric film is formed.
따라서, 본 발명을 DRAM에 적용하는 경우 고유전체막의 균일한 유전 특성을 확보할 수 있다.Therefore, when the present invention is applied to DRAM, it is possible to ensure uniform dielectric properties of the high dielectric film.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상술한 본 발명은 강유전체막 또는 고유전체막과 같은 산화물유전체막이 절연막위에서 성장할 때 발생하는 유전특성의 열화를 방지하므로써 공정상의 안정성과 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.The present invention described above has an effect of improving process stability and device reliability by preventing deterioration of dielectric properties generated when an oxide dielectric film such as a ferroelectric film or a high dielectric film is grown on an insulating film.
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