KR200318729Y1 - 광대역 코드 분할 다중 접속의 시간 분할 이중 방식 및주파수 분할 이중 방식에서 동작할 수 있는 사용자 장비 - Google Patents

광대역 코드 분할 다중 접속의 시간 분할 이중 방식 및주파수 분할 이중 방식에서 동작할 수 있는 사용자 장비 Download PDF

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KR200318729Y1 KR20-2003-0011613U KR20030011613U KR200318729Y1 KR 200318729 Y1 KR200318729 Y1 KR 200318729Y1 KR 20030011613 U KR20030011613 U KR 20030011613U KR 200318729 Y1 KR200318729 Y1 KR 200318729Y1
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Abstract

무선 사용자 장비는 광대역 코드 분할 다중 접속의 시간 분할 이중(TDD) 방식 및 주파수 분할 이중(FDD) 방식에서 동작할 수 있다. 그 사용자 장비는 네트워크 데이터를 수신하고, 그 수신된 네트워크 데이터의 운반 채널들을 처리하는 전송 운반 채널 프로세서를 포함한다. 전송 복합 채널 프로세서는 상기 처리된 운반 채널을 수신하고, 자원 단위 또는 물리 채널 중 하나를 발생한다. FDD 전송 칩 레이트 프로세서는 무선 인터페이스를 통해 전달하기 위하여 상기 발생된 물리 채널을 포멧한다. FDD 수신 칩 레이트 프로세서는 물리 채널들에 FDD 포멧으로 수신된 칩 레이트 프로세서 포멧 신호들을 수신한다. TDD 수신 칩 레이트 프로세서는 자원 단위들로 TDD 포멧으로 수신된 칩 레이트 프로세서 포멧 신호들을 수신한다. 수신 복합 채널 프로세서는 TDD 방식에서 동작할 때 자원 단위들 및 FDD 방식에서 동작할 때 물리 채널들을 수신하여, 운반 채널들을 발생한다. 수신 운반 채널 프로세서는 TDD 방식 또는 FDD 방식 중 하나에서 동작할 때 수신된 운반 채널들을 발생하고, 그 수신된 운반 채널들을 처리하여 네트워크 데이터를 발생한다.

Description

광대역 코드 분할 다중 접속의 시간 분할 이중 방식 및 주파수 분할 이중 방식에서 동작할 수 있는 사용자 장비{USER EQUIPMENT CAPABLE OF OPERATING IN BOTH TIME DIVISION DUPLEX AND FREQUENCY DIVISION DUPLEX MODES OF WIDEBAND CODE DIVISION MULTIPLE ACCESS}
본 고안은 일반적으로 무선 통신 시스템에 관한 것으로써, 특히 이러한 무선 통신 시스템에 대한 물리 계층에서 데이터를 처리하는 것에 관한 것이다.
무선 통신 시스템에서, 그 네트워크로부터 수신된 데이터는 무선 인터페이스를 통해 전송하기 위하여 포멧된다. 이와 반대로, 그 무선 인터페이스를 통하여 수신된 데이터는 본래의 네트워크 데이터를 복원하기 위하여 처리된다. 이러한 데이터의 처리는 물리 계층 처리로 칭해진다.
이 물리 계층에서 데이터 처리는 무선 통신 시스템에서 복잡하게 동작한다.도 1은 3세대 파트너쉽 프로잭트(3GPP : third generation partnership project)인 광대역 코드 분할 다중 접속(W-CDMA)의 시간 분할 이중(TDD) 방식으로 물리 계층을 처리하는 개념을 도시한다. 이 물리 계층 처리는 전송기에 대하여 도시된다. 유사한 반대 방식으로, 그 데이터는 수신기에서 처리된다. 그러나, 수신기에서 물리 계층 처리와 한 가지 차이점은 수신기가 통상적으로 그 처리 요건들을 복잡하게 하는 소프트 부호들을 처리한다는 것이다. 도 1은 또한 W-CDMA의 주파수 분할 이중(FDD) 방식의 업링크(uplink)에 개념적으로 관련이 있다. 그러나, 각 블록에 이용된 파라메터들은 TDD 방식과 FDD 방식간에 다르다.
운반 블록들은 무선 인터페이스를 통한 전송을 위해 도달한다. 그 운반 블록들은 운반 블록 세트의 집합에 도달한다. 이 집합은 전송 시간 간격(TTI : transmission time interval)으로 알려진 특정 시간 간격으로 수신된다. TDD 방식 및 FDD 방식에 대하여, 그 가능한 TTI 길이는 10㎳, 20㎳, 40㎳ 및 80㎳이며, 이들 길이는 1, 2, 4 및 8 라디오 프레임(radio frame)들에 각각 대응한다. CRC(circular redundancy code) 첨부 블록(42)은 각각의 운반 블록에 CRC 비트들을 첨부한다. 그 CRC 비트들은 수신기에서 에러를 검출하는데 이용된다. CRC 비트 길이는 상위 계층으로부터 신호 전송된다.
그 운반 블록들(TrB1ks)은 TrB1k 연결/코드 블록 분할 블록(44)에 의해 연속적으로 연결된다. 그 연결 블록들의 비트수가 하나의 코드 블록에 허용된 최대의 크기보다 크면, 그 연결된 블록들은 분할된다. 채널 코딩 블록(46) 에러 정정은 콘벌루션 코딩, 터보 코딩 등의 방식에 의해 코드 블록들을 인코딩한다. 인코딩 후에, 그 코드 블록들은 함께 연결된다. 그 연결된 코드 블록들이 최대의 동일한 크기의 세그먼트(프레임)로 분할될 수 없는 경우, 라디오 프레임 이퀄라이제이션은 라디오 프레임 분할 블록(50)에 의해 추가적인 임의 비트들을 연결함으로써 수행된다.
제1 인터리버(48)는 모든 연결된 데이터를 인터리빙한다. 그 후에, 그 인터리빙된 데이터는 라디오 프레임 분할 블록(50)에 의해 라디오 프레임들로 분할된다. 레이트 매칭 블록(52)은 비트들을 펑쳐(puncture) 또는 반복시킨다. 그 펑쳐 및 반복은 각 물리 계층에 전송된 데이터가 그 채널에 대한 최대 비트율과 같아지도록 한다. 각 전송 채널(TrCH)에 대한 레이트 매칭 속성들은 상위 계층에 의해 신호 전송된다.
이 TrCH 멀티플렉싱 블록(54)은 각 전송 채널에 대한 1 프레임의 데이터를 수신한다. 각각의 TrCH에 대하여 수신된 데이터는 코딩된 복합 전송 채널 (CCTrCH) 상에서 연속적으로 멀티플렉싱된다. 비트 스크램블링 블록(65)은 CCTrCH 비트들을 스크램블한다.
물리 채널 분할 블록(58)은 그 멀티플렉싱된 데이터를 물리 채널 상에 맵핑한다. 제2 인터리버(60)는 그 전체의 라디오 프레임 또는 각 타임 슬롯을 통하여 그 스크램블 데이터를 인터리브한다. 제2 인터리빙 후에, 그 인터리빙된 데이터는 물리 체널 맵핑 블록(62)에 의해 무선 인터페이스를 통해 운반하기 위해 물리 채널들로 분할된다.
각각의 물리 채널에 대한 데이터는 확산 블록(64)에 의해 각각의 코드를 이용하여 확산된다. 그 확산 데이터는 그 기지국과 관련된 코드를 갖는 스크램블링 블록(66)을 이용하여 스크램블링된다. 그 결과로 스크램블링된 칩은 펄스 형상 필터(68)에 의해 형성된 펄스이다. 주파수 정정 블록(70)은 그 결과 신호의 주파수를 조정한다. 그 주파수 정정 신호는 무선 인터페이스를 통해 방사된다.
도 1에 도시된 바와 같은 FDD 방식의 다운링크에 대하여, 그 처리는 개념적으로 비슷한 방법으로 실행된다. 그러나, 약간의 차이점은 있다. FDD 다운링크에 있어서, 레이트 매칭 블록(52)에 의한 채널 코딩 후에 레이트 매칭이 실행된다. 결과적으로, 라디오 프레임 이퀄라이제이션은 실행되지 않는다. 불연속 전송을 제공하기 위해서, 제1 불연속 전송(DTX: discontinuous transmission) 표시는 제1 DTX 표시 블록에 의해 제1 인터리빙 전에 삽입되고, 제2 DTX 표시는 제2 DTX 지시 블록 (74)에 의한 물리 채널 맵핑 전에 삽입된다.
물리 계층 처리를 실행하는 2가지 기법에는 소프트웨어 기반 기법 및 하드웨어 기반 기법이 있다. 소프트웨어 기반 기법에 있어서, 물리 계층 처리의 벌크는 소프트웨어에 의해 실행된다. 소프트웨어 기반 기법은 커다란 유연성을 제공할 수 있다. 그 물리 계층 처리의 파라메터들은 소프트웨어 수정에 의해 쉽게 변경될 수 있다.
소프트웨어 기반 기법이 갖는 2가지 결점은 1) 마이크로프로세서 또는 DSP 등의 프로세서들이 일반적인 솔루션보다 훨씬 강력하고, 2) 일부의 프로세서들이 모든 필요한 기능을 수행하는데 필요할 수 있다는 것이다.
하드웨어 기반 솔루션은 필요한 총 칩 영역을 줄이고, 전력 소모를 줄일 수있다. 특정 환경에 대한 하드웨어를 주문형으로 만들면, 데이터 처리시에 n 보다 효율이 좋다. 물리 계층 처리의 재구성은 처음 설계시에 이용가능한 파라메터들에 한정된다.
따라서, 바람직하게는 고속 처리 및 유연성을 가질 수 있는 물리 계층 처리를 구비하는 것이 바람직하다.
무선 사용자 장비는 광대역 코드 분할 다중 접속의 시간 분할 이중(TDD) 방식 및 주파수 분할 이중(FDD) 방식으로 동작할 수 있다. 그 사용자 장비는 네트워크 데이터를 수신하고, 그 수신된 네트워크 데이터의 전송 채널을 처리하는 전송 운반 채널 프로세서를 포함한다. 전송 복합 채널 프로세서는 그 처리된 운반 채널을 수신하여, 자원 단위(resource unit)를 발생한다. FDD 전송 칩 레이트 프로세서는 무선 인터페이스를 통한 전송을 위하여 그 발생된 물리 채널들을 포멧한다. FDD 수신 칩 레이트 프로세서는 물리 채널에 FDD 포멧으로 수신된 신호들을 포멧한다. TDD 수신 칩 레이트 프로세서는 TDD 포멧에서 수신된 신호들을 자원 단위로 포멧한다. 수신 복합 채널 프로세서는 TDD 방식으로 동작하는 경우의 자원 단위 및 FDD 방식에서 동작하는 경우의 물리 채널을 수신하여, 운반 채널들을 발생한다. 수신 운반 채널 프로세서는 TDD 방식 또는 FDD 방식 중 하나에서 동작할 때 수신된 운반 채널들을 발생하고, 그 수신된 운반 채널들을 처리하여 네트워크 데이터를 발생한다.
도 1은 제 3세대 파트너쉽 프로젝트(3GPP : third generation partnership project)의 광대역 코드 분할 다중 접속(W-CDMA : wideband code division multiple access)에 대한 표준 시간 분할 이중(TDD : time division duplex) 방식 및 주파수 분할 이중(FDD : frequency division duplex) 방식의 물리 계층 처리를 개념적으로 도시한다.
도 2는 물리 계층 프로세서의 간단한 다이어그램이다.
도 3은 공유 메모리 조정자(SMA : shared memory arbitrator)의 고급 블록도이다.
도 4는 FDD 방식 및 TDD 방식으로 작용할 수 있는 물리 계층 프로세서의 간단한 다이어그램이다.
도 5는 FDD 사용자 장비 또는 노드-B/기지국의 간단한 다이어그램이다.
도 6은 공유 메모리로부터 전송 프로세서까지 데이터가 이동되는 방법을 도시한다.
도 7은 10 밀리초 시간 간격 구성 한도를 도시하는 타임라인(timeline)이다.
도 8은 전송 프레임 소프트웨어 구조의 상태도이다.
도 9는 통상적인 제어 블록의 의사 메모리 맵 및 공유 메모리 조정자(SMA) 하드웨어 레지스터의 다이어그램이다.
도 10은 제어 프로세서로부터 공유 메모리까지의 블록 로딩 프로세서의 흐름도이다.
도 11은 전송 구성 타임라인의 타이밍도이다.
도 12는 전송 채널 프로세싱, 복합 채널 프로세싱 및 칩 레이트 프로세싱 사이의 데이터 흐름을 도시한다.
도 13은 수신 구성 타임라인의 타이밍도를 도시한다.
본 발명은 도면을 참조로 설명될 것이며, 동일한 참조 부호는 동일한 구성 요소를 나타낸다. 물리 계층 처리가 3GPP의 TDD 방식 및 FDD 방식과 결합하여 우선적으로 설명되더라도, 그 물리 계층 처리는 시간 분할 동기화 코드 분할 다중 접속 (TD-SCDMA), TSM, CDMA 2000 등의 기타 시스템에 적용할 수 있다.
도 2에는 바람직한 물리 계층 시스템 아키텍쳐(300)의 개요가 도시된다. 그 물리 계층 시스템은 무선 통신 시스템의 기지국/노드-B 또는 사용자 장비 중 하나에서 이용될 수 있다. 그 바람직한 아키텍쳐는 3GPP W-CDMA 시스템 및 GSM의 TDD 방식 및 FDD 방식 등의 다른 무선 환경을 통하여 물리 계층 처리를 설계할 때 유연성을 허용한다.
블록(301, 303, 305, 307, 309, 311)들은 소프트웨어를 파라메터로 나타낸 내장 프로세서의 집합을 나타내고, 또 가상 회로(VC : virtual circuit)로 공지되어 있다. 수신 칩 레이트 프로세서(301)는 데이터 판독 버스, 데이터 기록 버스 및 제어 버스에 접속되며, 이후에 이들 3개의 버스는 시스템 버스(302)로 칭해진다. 수신 복합 채널 프로세서(303) 블록 및 수신 운반 채널 프로세서(305) 블록은 또한 시스템 버스(302)에 접속된다. 추가적으로, 2개의 블록은 또한 어떤 데이터 블록이 운반 채널 처리를 준비하는지를 수신 운반 채널 프로세서(305)에 보고하는 순차 번호 버스(sequential number bus)를 갖는다. 그 전송 운반 채널 프로세서 (307), 전송 복합 채널 프로세서(309) 및 전송 칩 레이트 프로세서(311) 블록은 또한 시스템 버스(302)에 접속된다. 그 공유 메모리/공유 메모리 조정자(SMA : shared memory arbiter)(315) 블록은 시스템 버스(302) 및 제어 프로세서(313) 블록에 접속된다.바람직한 구현에 있어서, 다른 구현시에 다른 물리 계층 처리 기법들이 그 블록들에 의해 실행될 수 있더라도, 그 블록의 기능은 3GPP의 TDD 방식, FDD 방식 또는 이 2가지 방식의 물리 계층 처리를 실행하기 위하여 설계된다.
제어 프로세서(313)는 SMA(315)를 통해 공유 메모리(314)에서 제어 대기 행렬을 통해 처리 블록들과 통신한다. 그 제어 프로세서(313)는 셋업 및 제어 데이터를 특정 공유 메모리 위치에 위치시켜, 각 제어 블록에 대한 데이터 레지스터로서 동작하도록 한다. 공유 메모리는 또한 그 처리 블록들 사이에 데이터를 전송하기 위한 데이터 블록 자리 홀더(data block place holder)로서 이용된다. 이것은 바람직하게는 블록들로 데이터를 전송하는 링크된 목록으로 통하여 수행되고, 그 각 블록의 마지막 구성 요소는 다음 데이터 블록 또는 데이터 지시기의 마지막의 어드레스이다. 이러한 기법은 물리 계층 프로세스 내의 버퍼링을 줄인다. 그 제어 프로세서(313)는 바람직하게는 ARM(advance RISC machine) 프로세서가 좋다. 대안으로, 어떤 내장된 프로세서가 될 수도 있다.
그 공유 메모리 조정기(SMA)(315)는 메인 VC 및 제어 프로세서(313)에 의해 공유된 메모리에 액세스를 제어하는 하드웨어 전용 가상 회로(VC)이다. SMA 장치는 모든 VC 및 프로세서들이 효율적으로 그 메모리에 액세스를 공유하는데 필요한 시퀀싱 로직 및 어드레스 레지스터들을 포함한다.
SMA의 상위 계층 블록도는 도 12에 도시되고, 그 SMA 장치는 모든 VC 및 프로세서들이 효율적으로 그 공유 메모리(314)에 액세스 공유하는데 필요한 시퀀싱 로직 및 어드레스 레지스터(601)를 포함한다. SMA는 계류 중인 요청이 있는 경우에클록 사이클마다 그 파이프라인으로 하나의 요청을 허락한다. SMA 어드레스 발생기는 다음 메모리 액세스용 어드레스를 포함하는 각각의 SMA 채널에 대한 레지스터를 유지하여, 그 채널 상에서 실행되도록 한다. 이러한 레지스터들은 액세스될 메모리 블록의 제1 메모리 어드레스로 초기화되어야 한다. 각각의 어드레스 레지스터는 어드레스 포인터가 각각의 엑세스 후에 증가 또는 감소되는 경우를 표시하기 위하여 소프트웨어로 구성되는 관련 제어 비트를 갖는다.
메모리 채널에는 3가지 종류가 있는데, 1) 판독 채널 데이터는 공유 메모리로부터 그 요청 장치로 전달되고, 2) 기록 채널 데이터는 그 요청 장치로부터 공유 메모리로 전달되며, 3) 제어 채널(특정 판독 채널들)은 2종류의 메모리 액세스, 정상 판독 채널에 대한 판독 액세스 및 로드 액세스를 제공한다. 로드 액세스를 이용하여 SMA에서 공유 메모리로부터 어드레스 레지스터의 하나로 메모리 포인터를 전송한다. 이것에 의해 링크된 목록의 효율적인 실행을 가능하게 한다.
각각의 하드웨어 부품은 하나 이상의 SMA 채널에 할당되고, 메모리에 대한 전달은 각 SMA 채널 상의 요청/승인 신호 변경에 의해 제어된다. 요청 신호에는 중요한 경로들에 관한 액세스를 적시에 보증하기 위하여 우선 순위를 둔다. 하나의 요청이 그 파이프라인에 있을 때, 동일한 요청은 그 승인이 전송될 때까지 다시 그 파이프라인에 허용될 수 없다.
수신 칩 레이트 프로세서(301)가 그 프로세싱을 완료하는 경우, 하나의 요청 (603)을 SMA로 보낼 것이다. SMA(315)는 그 요청(603)에 우선 순위를 부여하고, 공유 메모리(314)에 대한 어드레스 레지스터(601)를 통해 메모리 어드레스를 할당할것이다. 그 다음에, 그 SMA는 기록 승인(605)을 그 요청 소스로 전송하여, 데이터 전송을 개시할 것이다.
물리 계층 프로세싱 시스템에 대한 하나의 잠재적인 구현은 3GPP 시스템의 TDD 방식과 FDD 방식의 하나 또는 모두를 처리하는 것이다. 이러한 구현시, 다시 도 1을 참조하면, 다양한 프로세싱 블록들이 3개의 일반적인 프로세스, 즉 운반 채널 프로세싱(400), 합성 채널 프로세싱(402) 및 칩 레이트 프로세싱(404)으로 분할된다. 운반 채널 프로세싱(400)은 그 운반 채널들 상에서 실행된다. 합성 채널 프로세싱(402)은 그 합성 채널 상에서 실행되고, 프레임에 기초하여 하나의 프레임 상에서 실행되며, 또 칩 레이트 프로세싱(404)은 타임 슬롯에 기초하여 하나의 타임 슬롯 상에서 실행된다.
TDD 및 FDD 업링크 프로세싱에 대하여 도 1에 도시된 바와 같이, 그 운반 채널 프로세싱은 CRC 첨부 기능(42), 운반 블록 연결 기능(44), 채널 코딩 기능(46), 라디오 프레임 이퀄라이제이션 기능(47), 제1 인터리빙 기능(48) 및 라디오 프레임 분할 기능(50)을 실행한다.
FDD 다운링크에 대하여, 그 운반 채널 프로세싱(400)은 CRC 첨부 기능(42), 운반 블록 연결 기능(44), 채널 코딩 기능(46), 레이트 매칭 기능(52), 제1 DTX 표시 삽입 기능(72), 제1 인터리빙 기능(48), 라디오 프레임 분할 기능(50) 및 운반 채널 멀티플렉싱 기능(54)을 포함한다. 주목할 점은 TDD 방식에서, 디레이트(de-rate) 매칭(52)이 운반 또는 복합 프로세서를 약하게 할 때 실행된다는 점이다.
TDD 방식 및 FDD 업링크에 대하여, 그 복합 채널 프로세싱(402)은 레이트 메칭 기능(52), 운반 채널 멀티플렉싱 기능(54), 물리 채널 분할 기능(58), 비트 스크램블링 기능(55), 제2 인터리빙 기능(60) 및 물리 채널 맵핑 기능(62)을 수행한다. FDD 다운링크에 대하여, 그 복합 채널 프로세싱(402)은 제2 DTX 표시 삽입 기능(74), 물리 채널 분할 기능(58), 제2 인터리빙 기능(60) 및 물리 채널 맵핑 기능(62)을 실행한다. TDD 방식 및 FDD 방식의 업링크와 다운링크에 대하여, 칩 레이트 프로세싱(404)은 확산 기능(64), 스크램블링 기능(66), 펄스 형상 필터링 기능(68) 및 주파수 정정 기능(70)을 수행한다.
도 1에 도시된 바와 같이, 바람직하게 TDD 및 FDD 프로세싱(400, 403)은 3개의 섹션, 즉 1) 운반 채널 프로세싱(401) 섹션, 2) 복합 채널 프로세싱(402) 섹션, 및 3) 칩 레이트 프로세싱(403) 섹션에 의해 취급된다.
도 2에 도시된 바람직한 아키텍쳐에 있어서, 제어 블록은 송수신 동작을 위한 각각의 섹션, 즉 총 6개의 처리 블록(3개의 전송 블록 및 3개의 수신 블록)에 대하여 생성된다. 이러한 제어 블록들의 동작들은 파라메터로 나타내어진다. 결과적으로, 이러한 블록들이 동작하는 방법은 소프트웨어에 의해 변경될 수 있다. 이것에 의해 동일한 하드웨어 제어 블록들이 다른 무선 환경에 이용될 수 있다. 소프트웨어는 이것이 상주하는 무선 시스템을 토대로 제어 블록들을 다시 파라메터로 나타내는데 이용된다.
제어 블록들의 유연성의 설명은 도 4에 도시되며, 그 물리 계층 프로세서는 3GPP FDD 방식 및 TDD 방식에서 처리할 수 있다. 물리 계층 프로세서가 TDD 방식 또는 FDD 방식에서 동작하는지 여부를 알기 위해서, 수신 복합 채널 프로세서(303), 수신 운반 채널 프로세서(305), 전송 운반 채널 프로세서(307), 전송 복합 채널 프로세서(309), 제어 프로세서(313)(ARM, DSP 또는 RISC 프로세서 등) 및 공유 메모리/SMA(315)가 모두 이용된다. 그러나, 이러한 블록들의 각각의 기능은 물리 계층 프로세서 동작 방식에 따라 변경된다. 따라서, 그 동작 방식이 TDD, FDD 또는 TSM 인지 여부에 따라, 새로운 파라메터들이 방식 변경을 허용하는 블록들로 보내진다.
TDD 및 FDD에서 전송 포멧들이 다르기 때문에, 그 물리 계층 프로세서는 2개의 전송 블록, TDD 전송 칩 레이트 프로세서(311) 및 FDD 전송 칩 레이트 프로세서 (306)를 갖는다. 유사하게, 그 수신측에서, 2개의 수신기 블록들에는 TDD 칩 레이트 프로세서(301) 및 FDD 수신 칩 레이트 프로세서(304)가 이용된다. 이 TDD 칩 레이트 프로세서(301)는 멀티 사용자 검출 장치 등의 TDD 포멧 신호들을 검출한다. FDD 칩 레이트 프로세서(304)는 레이크 수신기 등을 이용하여 FDD 포멧 신호들을 검출한다.
물리 계층 프로세서가 TDD 방식으로 동작하는 경우에, 그 TDD 수신 칩 레이트 프로세서(301) 및 TDD 전송 칩 레이트 프로세서(311)는 다른 6개의 공통으로 이용된 부품들과 함께 이용된다. 그 물리 계층 프로세서가 FDD 방식으로 동작하는 경우에, FDD 수신 칩 레이트 프로세서(304) 및 FDD 전송 칩 레이트 프로세서(306)가 다른 6개의 공통으로 이용된 부품들과 함께 이용된다.
TDD 방식과 FDD 방식 사이에 필요한 전용 하드웨어 차이가 칩 레이트 수신기(301, 304) 및 전송기(311, 306)이기 때문에, 동일한 하드웨어 블록들을 순차적으로 이용함으로써, FDD와 TDD 중 하나 또는 이 2개 모두의 물리 계층 프로세서는 실행될 수 있다. 유사한 방법으로, 이들 하드웨어 블록들은 3GPP의 TDD 방식과 FDD 방식 이외의 무선 시스템에 대하여 이용될 수 있다.
단지 TDD 방식만을 실행하는 물리 계층 프로세서를 구현하기 위해서, 도 4의 하드웨어 블록들은 FDD 수신 및 전송 칩 레이트 프로세서(304, 306) 없이도 이용될 수 있다. 이와 반대로, FDD 방식만을 실행하는 물리 계층 프로세서를 구현하기 위해서, 도 4의 하드웨어 블록들은 TDD 수신 및 전송 칩 레이트 프로세서(301, 311) 없이도 이용될 수 있다. 결과적으로, 수신 복합 채널 프로세서(303), 수신 운반 채널 프로세서(305), 전송 운반 채널 프로세서 및 전송 복합 채널 프로세서(307) 하드웨어 구현은 다양한 무선 환경에서 이용될 수 있다.
도 4는 FDD 방식 사용자 장비(UE) 또는 기지국/노드-B 중 하나에 대한 하드웨어 부품들을 도시한다. 그 셀 검색(316)이 단지 사용자 장비에 대하여만 이루어지는 것에 주목해야 한다. 안테나(317) 또는 사용자 장비/노드-B의 안테나 어레이를 통하여 수신된다. RF 수신기(316)는 이러한 수신된 신호들의 동위상 및 직교 기저대역 샘플들을 발생한다.
FDD 수신 칩 레이트 프로세서(301)는 셀 검색 및 레이크 핑거 로케이터 (316), 레이크 핑거(312) 및 데이터 추정기(314)를 포함한다. 이 셀 검색 및 레이크 핑거 로케이터(316)는 셀 선택 기능을 수행하고, 그 수신된 통신 경로의 위치를 찾아내어 레이크 핑거(312)에 대한 위상 지연들을 식별한다. 레이크 핑거(312)는 그 수신 신호들의 복수의 경로들의 에너지를 수집한다. 그 데이터 추정기(314)는복합 프로세싱에 대하여 수신된 신호들의 소프트 부호(soft symbol)들을 발생한다.
그 수신 복합 채널 프로세서(303)는 데이터 추정기(314)에 의해 발생된 소프트 부호들에 관한 복합 프로세싱을 실행한다. 이 수신 운반 채널 프로세서(307)는 디인터리버(de-interleaver)/디레이트(de-rate) 매처(matcher)(52), 터보 디코더 (41), 비터비 디코더(43) 및 CRC 디코더(42)를 포함한다. 이 디인터리버/디레이트 매처는 제1 및 제2 인터리빙의 반전을 수행할 뿐만 아니라 그 레이트 메칭의 반전을 수행한다. 그 터보 디코더 (41)는 터보 인코딩된 신호들을 디코딩하고, 비터비 디코더는 콘볼루션 인코딩 신호(43)를 디코딩한다. CRC 디코더(42)는 그 수신된 신호들의 CRC들을 디코딩한다. 제어 프로세서(313) 및 SMA(315) 제어기(316) 방향으로, 그 네트워크 데이터는 FDD 수신 칩 레이크 프로세서(301), 그 수신 복합 채널 프로세서(303) 및 운반 채널 프로세서(305)를 이용하여 수신된 신호들로부터 복원된다.
그 전송측 상에서, 전송 운반 채널 프로세서(307), 전송 복합 채널 프로세서 (309) 및 FDD 전송 칩 레이트 프로세서(311)에 의해 네트워크 데이터를 처리함으로써 동위상의 직교 신호를 발생한다. 그 전송 운반 채널 프로세서(307), 전송 복합 채널 프로세서(309) 및 FDD 전송 칩 레이트 프로세서(311)는 적합한 프로세싱을 수행하기 위하여 제어 프로세서(313) 및 MEM/SMA 제어기(316)에 의해 지시된다. 그 동위상 및 직교 신호들은 RF 변조기(308)에 의해 변조된 RF 신호로 변환되어, 안테나(317A) 또는 무선 인터페이스를 통한 안테나 어레이에 의해 방사된다.
도 6은 공유 메모리(314)와 전송용 븍합 블록 사이에 전달된다. 수신하는 동안에 그 프로세스는 반대로 실행된다. 예컨대, 시간 전송 간격(TTI)이 4로 설정된 경우, 처리될 데이터의 4개의 전송 블록(TrBIko-TrBik3)(251-257)이 있다. SMA(315)는 그 메모리를 공유 메모리(314)의 전송 버퍼(265)에 위치시킨다. 10㎳인 각각의 프레임 시간에, SMA(315)는 데이터의 블록들을 운반 채널 프로세서(307)로 전송하고, 이 프로세서(307)는 CRC 첨부 및 채널 코딩 등의 처리가 발생한다. 프로세싱이 완료하거나 방금 종료한 경우, SMA(315)는 그 처리된 데이터 블록을 공유 메모리(314) 내의 제1 인터리버 버퍼(267)로 이동시킨다. 이러한 예에서, TTI가 40㎳로 설정되기 때문에, SMA(315)는 10㎳ 마다 인터리버 버퍼(287)의 1/4 (1 프레임)을 복합 채널 프로세서(309)로 전달한다. 프로세싱이 종료되거나 방금 종료된 후에, SMA(315)는 그 결과들을 공유 메모리(314)의 물리 채널 버퍼(269)에 위치시킨다. 그 후에, 그 데이터의 프레임의 가치는 SMA(315)를 통해 칩 레이트 프로세서 (311)로 전달된다. 그 처리된 데이터는 무선 인터페이스를 통해 방사되도록 RF 변조기로 전송된다.
도 7은 3GPP 마다 10 밀리초 길이의 프레임을 갖는 전송 프로세싱 동안에 파이프라인 타이밍을 도시한다. 2개의 운반 채널 및 관련된 코딩 복합 채널은 프레임 N-2295에 배열되고, 데이터는 즉시 채널 상에서 전송된다. 그 전송 프레임 구성요소들은 프레임 N-1296 안에 데이터를 처리하고, 그 전송 칩 레이트 프로세싱은 프레임 N 297, 즉 코딩된 복합 운반 채널_1(CCTrCh_1)에 대한 제1 OTA(over-the-air) 프레임에서 동작한다. 각각의 수평 영역은 그 시스템 내의 계산가능한 구성요소를 나타내고, 그 파이프라인에 하나의 스테이지이다. 각각의 프로세서의 동작은블록(401-482)에 의해 각각 나타내어 진다. 각 수평 영역의 기능 블록들은 통상적으로 그 시스템에서 발생할 순서를 나타낸다. 파선으로 표시된 화살표는 시간 종속성을 나타낸다. 예컨대, 하나의 프로세서가 처리 임무를 종료할 때, 다른 프로세서와 통신하여 그들의 처리 임무를 개시할 수 있도록 한다.
시간(N-2)(295)에서, 그 구성 운반 채널 1 메세지는 전송 프레임 소프트웨어 (401)에 의해 수신된다. 추가적으로, 그 구성 CCTrCh 채널 1 (402)과 구성 운반 채널 2(403) 메세지들은 전송 프레임 소프트웨어에 의해 수신된다. 운반 채널 1(406)에 대한 전송 데이터 및 운반 채널 2(407)에 대한 전송 데이터는 전송 프레임 소프트웨어에 의해 수신된다.
시간 N-1(296)에서, 새로운 구성들은 활성 데이터베이스(409)로 병합된다. 그 전송 프레임 소프트웨어는 운반 채널 1에 대한 제어 블록을 공유 메모리에 기록한 후에, 전송 운반 프로세서에 전달하여 프로세싱(411)을 개시한다. 그 전송 프레임 소프트웨어는 운반 채널 2에 대한 제어 블록을 공유 메모리에 기록한 후에, 운반 채널 1에 대한 제어 블록과 새로운 제어 블록을 링크하거나 전송 운반 프로세서에 전달하여 프로세싱(413)을 개시한다. 그 전송 프레임 소프트웨어는 CCTrCh 1에 대한 전송 복합 제어 블록을 공유 메모리에 기록하고, 전송 복합 프로세서에 전달하여 프로세싱(415)을 개시한다. 그 전송 칩 소프트웨어는 프레임 N의 타임 슬롯 (1)에 대한 제어 블록을 공유 메모리에 기록한다.
시간 N(297)에서, 전송 칩 소프트웨어는 프레임 N의 타임 슬롯(2)에 대한 제어 블록을 공유 메모리(419)에 기록한다. 그 전송 프레임 소프트웨어는 cctrch 1에대한 전송 복합 제어 블록을 공유 메모리(419)에 기록하고, 전송 복합 프로세서에 전달하여 프로세싱(421)을 개시한다. 그 전송 칩 소프트웨어는 전송 프레임 소프트웨어를 중단하고, 프레임 N의 타임 슬롯(2)에 대한 제어 블록을 공유 메모리(423)에 기록한다. 그 전송 프레임 소프트웨어는 ccrtch 1에 대한 전송 복합 제어 블록을 공유 메모리에 기록하는 것을 종료하고, 전송 복합 프로세서에 전달하여 프로세싱(425)을 개시한다.
그 전송 운반은 운반 채널 1에 대한 운반 데이터를 판독하여, 인터리브된 데이터의 4개의 프레임을 공유 메모리(440)로 출력한다. 그 전송 운반은 운반 채널 2에 대한 공유 메모리로부터의 운반 데이터 및 제어 블록을 판독하고, 인터리브된 데이터의 4개의 프레임을 공유 메모리(442)로 출력한다.
그 전송 복합 프로세서는 제어 블록, 운반 채널 1의 출력 데이터의 제1 프레임, 및 운반 채널 2의 출력 데이터의 제1 프레임을 판독하고, 그 데이터를 처리하여, 자원 단위 데이터를 공유 메모리에 기록한다.그 전송 복합 프로세서는 그 전송 운반 프로세서가 운반 채널 1 및 운반 채널 2에 대하여 인터리브된 데이터를 기록하는 것을 종료한다. 그 전송 복합 프로세서는 제어 블록, 운반 채널 1의 출력 데이터의 제2 프레임 및 운반 채널 2의 출력 데이터의 제2 프레임을 판독하고, 데이터를 처리하여, 자원 단위 데이터를 공유 메모리(462)에 기록한다.
칩 레이트 프로세서는 cctrch 1의 제1 OTA 프레임의 제1 타임 슬롯에 대한 자원 단위 데이터를 판독하여, 소프트 부호(480)들을 출력한다. 이 전송 칩 레이트 프로세서는 cctrch 1의 제1 OTA 프레임의 제2 타임 슬롯에 대한 자원 단위 데이터를 판독하여, 소프트 부호들을 출력한다. 이것은 cctrch 1의 제1 OTA 프레임의 제3 타임 슬롯에 대한 자원 단위 데이터를 판독하는 전송 칩 레이트 프로세서에 후속하여, 소프트 부호(482)를 출력한다.
바람직한 소프트웨어 설계는 메세지 루프의 대기를 개시하는(201) 시스템과 함께 도 8의 상위 레벨 상태도에 도시된 바와 같이 전송 프레임이 메세지 기반 이벤트 구동 시스템이 될 수 있도록 하는 것이다. 도달하는 구성 메세지들은 메세지 루프의 대기(201)시에 상태 변경을 일으켜, 데이터베이스에 데이터를 위치시키거나 갱신하는 서비스 루틴으로 호출한다. 예컨대, 이 시스템은 하드웨어의 초기화를 필요로 하고, 그 상태 변경은 메세지 루프의 대기시(201)에 검출되며, 하드웨어를 초기화(209)하기 위한 호출이 실행된다. 그 호출을 다시 받을 때, 그 갱신 계류 중인 데이터베이스(233) 기능이 실행되고, 그 적절한 데이터베이스로의 하드웨어 구성 데이터 전달은 수행된다. 모든 구성 변경 및 데이터 전달이 수행되는 경우에, 메세지 루프의 대기(201)는 그 실행(N)(225) 기능을 호출한다. 이러한 기능은 마지막 프레임 틱(tick)(203) 이래로 어떤 데이터베이스가 갱신 또는 변경되었는지에 관한 정보를 유지하는 데이터베이스 레지스터를 발생한다.
이러한 3GPP 예에서, 프레임 틱이 10㎳ 마다 발생하고, 메세지 루프의 대기(201)에 의해 검출된다. 이 시스템은 프레임 틱(203) 보조 루틴으로 들어간다. 전술한 실행(n) 기능(225)로부터 데이터베이스 레지스터에 수기 신호를 보내는 데이터베이스는 갱신되고(205), 그 데이터 프로세싱의 셋업 및 개시(207)는 실행된다.
구성 TrCh(209), 해제 TrCh(211), 구성 라디오 링크(215), 해제 라디오 링크 (217), 해제 물리 채널(219)의 추가적인 상태들은 메세지 루프(201)가 찾는 다른 루틴들의 예들이다. TrCh 데이터(221) 루틴은 그 블록 전달을 셋업하는 보조 루틴이다.
도 5는 본 발명의 공유 메모리 액세스 기법을 이용하는 링크된 목록 기법 및 제어 블록을 도시한다. 하드웨어 레지스터(151)는 메모리 제어 블록(155)의 개시 어드레스를 포함한다. 파라메터 및 데이터가 2개 이상의 블록에 걸쳐 있는 경우에, 링크된 목록 매커니즘은 일정한 전송을 허용한다. 예컨대, 제어 블록(155)은 제2 제어 블록(165)에 포인터인 그것의 최종 엔트리를 링크된 목록으로서 메모리에 상주시킨다.
프로세서(313) 또는 그 SMA(315)에 의해 메모리 액세스가 제공된다. 예컨대, 하드웨어 레지스터(151)는 파라메터 및 데이터로 로딩되는 제어 블록(155)이 개시 어드레스를 갖는다. 동작시, SMA(315) 또는 프로세서(315)에 의한 실행 메모리 액세스에 의해 복합 블록에 대하여 데이터를 전달할 수 있다.
예컨대, 제어 블록(155)에서 파라메터(154)들의 제1 세트는 어드레스(0100h)에서 개시한다. 메모리 어드레스 포인터는 처음에 0100h로 설정되고, 파라메터 (154)는 전달된다. 메모리 어드레스 포인터는 0104h인 다음 메모리 어드레스로 증가되고, 파라메터 (157)들은 전달된다. 이러한 프로세스는 메모리 어드레싱이 어드레스(0118h)에 도달할 때까지 반복된다.
011Ch에서, 프로세서(313) 또는 SMA(315)는 초기에 셋업되거나, 011C8h에 위치된 데이터의 프레그에 의해 셋업되며, 데이터 블록_1 (162)의 제1 어드레스를 갖는 메모리 어드레스 포인터를 스왑(swap)한다. 그 다음에, 데이터 블록_1 안에 데이터는 순차적으로 전달된다. 그 전달의 종료시, 그 메모리 어드레스 포인터는 다시 스왑되고, 증가되며, 데이터 블록_2 (164)로부터 추가적으로 데이터를 순차적으로 획득하기 위하여 메모리 어드레스 포인터를 스왑하는 제어 블록(155)의 어드레스(0120h)로 포인트한다.
데이터 블록_2(164)로부터 복귀할 때, 메모리 어드레스 포인터는 Next_Chain _Address(160)인 0124h에 있다. 이러한 어드레스에 위치한 데이터는 파라메터(166) 및 데이터 블록(176-180)에 포인팅하는 데이터 블록 어드레스(168-174)를 포함하는 다음 제어 블록(165)의 제1 어드레스이다. 이러한 링크된 목록의 끝에는 링크 목록들의 끝을 표시하는 플래그(174)가 있다.
도 10에는 공유 메모리로부터의 적합한 블록 로딩 프로세스가 도시된다. 전형적인 구현에는 이중 포트 메모리에 기록 액세스와 관련된 타이밍 문제들이 있다. 2개 이상의 엔티티가 동일한 메모리 영역에 액세스를 시도하는 경우, 특히 기록 동작을 수행하는 경우에 논점들이 발생한다. 이러한 문제들을 해결하기 위한 하나의 가능한 기법은 복합/운반 프로세서가 휴지 상태인 경우에 제어 블록 기록을 허용하는 것이다.
새로운 블록이 이용가능해짐으로써(202), 복합/운반 프로세서가 휴지 상태인 경우인지를 알기 위한 점검이 이루어진다. 복합/운반 프로세서가 사용중인 경우에, 체인 포인터는 중복 기록되고(208), 그 제어 루프는 프로세서의 상태를 점검하기위하여 다시 점검한다. 복합/운반 프로세서가 휴지 상태인 경우에, 공유 메모리 액세스(SMA : shared memory acess) 포인터는 기록(206)되고, 그 데이터 기록은 개시된다(210). 보다 많은 제어 블록(212)에 대한 점검이 수행된다. 제어 블록이 보다 많이 있는 경우에, 점검 프로세서 상태로 다시 제어를 루프한다. 보다 많은 제어 블록들이 있는 경우에, 그 블록 로딩은 종료하고, 시스템은 복귀할 것이다(214).
TDD 방식으로 전송하기 위한 물리 계층 처리에 대한 바람직한 실시예는 다음과 같이 제어 블록들을 파라메터로 나타내기 위하여 도시된다. 전송 가능한 데이터를 발생하기 위하여, 제어 블록 운반 채널 프로세서(307), 전송 복합 채널 프로세서(309), 및 전송 칩 레이트 프로세서(311)가 이용된다. 데이터의 제1 블록은 공유 메모리(315)로부터 전송 운반 채널 프로세서(307) 블록으로 보내진다. 운반 블록들은 발생되고, CRC(cyclical redundancy check)는 CRC 첨부 프로세서에서 각각의 새로운 운반 블록에 부가된다. 바람직하게 구현하면, 8, 12, 16 및 24 비트 CRC를 아무것도 포함하지 않는 통상적인 CRC 타입들이 발생된다.
표 1은 전송 운반 채널 프로세서(307) 블록으로 로딩된다.
제어 블록 파라메터 해설/설명
서비스 품질 CRC. CRC 비트수/4 코딩 타입. 00=none. 01=1/2 conv. 11=1/3 conv.: 인터리브 레이트. 00=10㎳. 01=20㎳. 10=40㎳. 11=80㎳
방식 :NCOL-P(인터리버 매트릭스에서 컬럼수)00=P.01=P+1.10=P+1 및 K=C*R.11=P-1.:MAC 헤더 패드 비트
시퀀스 번호 : 각각의 운반 채널을 식별하는데 이용됨
운반 블록의 갯수 : 운반 채널에서 운반 블록수
운반 블록 크기 : 마지막 32 비트 입력 워드에서 비트수. 0은 32를 의미한다.: 운반 블록당 비트수. 다음 32 배수까지 회전
코더 입력 크기 : 코더 블록당 비트수
코더 출력 크기 : 제1 코드 블록에서 필러 비트수
크딩 블록 크기 : 코더 블록당 비트수
코딩 블록 필러 비트 : 제1 코드 블록에서 필러 비트수
터보 인터리버 제어 : 운반 채널의 행수: 원시근: 소수
터보 인터리버 소수 테이블 터보 인터리버용 소수 테이블(10 워드)
인터리버 메모리 어드레스 프레임 목적지 어드레스, TTI와 상관없는 8 어드레스
운반 블록 메모리 어드레스 운반 블록 소스 어드레스. 운반 블록당하나
다음 TrCH 제어 블록 어드레스/종료 다음 운반 채널에 대한 제어 블록으로 포인터(보다 많이 프로세스하는 경우). 비트 31을 갖는 NULL(0 값) 포인터는 전송 채널이 없는 것을 표시한다(즉, 0X80000000의 값은 항상 마지막 운반 채널를 표시하는데 이용된다).
TrBlk 연결/코드 블록 분할 프로세서(44)는 운반 블록의 전송 시간 간격 (TTI)의 가치를 생성하는데, 그 블록수는 특정 전송 채널에 대하여 선택된 운반 포멧에 의존한다. 그 분할 프로세서(44)는 또한 그 블록들을 단일 엔티티에 연결한다.
소정의 운반 채널에 대한 코드 블록들은 채널 코더 프로세서(46)로 전달된다. 입력 데이터 파일에 특정된 소정의 운반 채널에 대한 코딩 타입에 따라, 그들은 적합한 채널 코더 기능으로 전달된다. 표 1을 참조하면, 비트(10, 11)들은 소정타입의 코딩으로 설정된다. 비트들이 00으로 설정되면, 코딩은 없다. 비트들이 01, 10 및 11로 설정되면, 그 코딩은 레이트 1/2 콘볼루션, 레이트 1/3 콘볼루션 및 터보이다. 바람직한 실시예에서 가능한 코딩 타입은 3GPP TSG-RAN "멀티플렉싱 및 채널 코딩" 3GPP TS 25.212에 의해 정의된다. 이렇게 파라메터로 나타낸 하드웨어 기반 기법은 고성능 레벨, 예컨대, 콘볼루션 인코딩을 위한 비트마다 1 클럭 및 터보 인코딩을 위한 비트마다 2 클럭에서 코딩을 허용한다. 이것은 동일한 기능이 통상적으로 소프트웨어에서 실행되는 것보다 10배 내지 100배 고속이다(클록 레이트마다).
채널 코딩 후에, 그 코딩된 블록들은 라디오 프레임 이퀄라이제이션(45) 프로세스에서 레이트 메칭 프로세스에 의해 순서대로 처리된다. 이것은 인코딩된 블록들의 연결을 효율적으로 실행한다. 그 다음에, 그 출력은 제1 인터리버(50) 프로세스로 보내진다. 그 인터리빙은 표 1에서 소프트웨어 파라메터인 TTI 인터리버 레이트에 의존한다. 예컨대, 00은 10 밀리초의 인터리브용 서비스 레지스터 품질의 비트(8.9)로 설정된다. 20. 40 및 80㎳ TTI에 대하여, 01, 10 및 11의 값은 비트 (8,9)로 각각 설정된다. 이 데이터는 라디오 프레임 분할 프로세스(50)로 분할되어, 전송 복합 채널 프로세서(309) 블록을 준비하는 공유 메모리(315)로 복귀된다.
전송 복합 채널 프로세서(309) 블록은 제어 파라메터들을 따라 공유 메모리로부터 데이터를 추출하여, 물리 채널 데이터를 발생한다. 데이터의 라디오 프레임의 가치는 소정의 운반 채널에 대한 이전 블록의 제1 인터리버로부터 출력된 데이터로부터 컴파일된다.
표 2는 전송 복합 채널 프로세서(309)의 제어 블록의 포멧 파라메터 표이다.
TrCH 제어 블록 파라메터 설명
레이트 매칭 전의 비트수 Trch 이 TrCH에 대한 제1 인터리버 버퍼의 현재 컬럼(프레임)에서 비트수
레프트오버 비트수 Trch 펑쳐링 또는 반복을 위하여 고려되지 않은 운반 채널의 말미에서 비트수.터보 펑쳐에 이용됨, P2 비트
레이트 매칭 방향 비트 시퀀스가 {S,P1,P2}(순방향) 또는 {P2, P1, S}(역방향) 인지 여부를 표시. 터보 펑쳐에 이용됨. P2 비트.
레이트 매칭 타입 TURBO_PUNCTURE, REPEAT, NON_TURBO_ PUNCTURE, 또는 NONE를 표시.
레이트 매칭 컬럼 최상부 그 컬럼의 제1 비트가 규칙(S), 패러티 1(P1), 또는 패러티 2(P2) 비트
std_e_init1 제1 시퀀스에 대한 레이팅 매칭 파라메터의 초기값
std_e_plus 1 하나의 비트가 펑쳐 또는 반복되는 경우에 에러의 증분값
std_e_minus1 제1 인터리버 버퍼로부터 비트가 판독되는 경우에 에러의 감소값
std_e_init2 제2 시퀀스에 대한 레이팅 매칭 파라메터의 초기값. 터보 펑쳐에 이용됨. P2 비트
std_e_plus2 하나의 비트가 펑쳐 또는 반복되는 경우에 에러의 증가값. 터보 펑쳐에 이용됨. P2 비트
std_e_minus2 하나의 비트가 제1 인터리버 버퍼로부터 판독되는 경우에 에러의 감소값. 터보 펑쳐에 이용됨. P2 비트.
개시 어드레스 Trch 운반 채널의 개시 메모리 어드레스
예컨대, 그 레이트 매칭 타입 파라메터는 비트(28, 29)를 이용한다. 이 비트들이 00으로 설정되는 경우에, 이것은 TURBO_PUNCTURE 방식을 나타낸다. 이와 유사하게, REPEAT, NON_TURBO_PUNCTURE 및 NONE는 01, 10 및 11을 파라메터 레지스터의 비트 위치(28, 29)에 위치시킴으로서 나타낸다.
그 데이터는 운반 채널(TrCH) 멀티플렉싱 프로세스(54)에서 다른 채널과 멀티플렉싱되기 전에 레이트 매칭 프로세스(52)에 의해 매칭되는 레이트이다. 그 멀티플렉스 운반 채널 프로세서(54)의 출력은 물리 채널(PyCH)(57) 프로세서에서 물리 채널로 분할된다. 제2 인터리빙은 제2 인터리빙 프로세서(46)에 의해 수행되고, 물리 채널 프로세서(62)에서 물리 채널로 맵핑된다. 그 전송 채널 프로세싱 데이터는 전송 칩 레이트 프로세서에 의해 더욱 프로세싱하기 위하여 공유 메모리(315)로 복귀된다.
그 전송 칩 레이트 프로세서 블록(311)은 데이터를 추출하여, 그 공유 메모리(315)로부터 파라메터들을 제어한다. 바람직한 TDD의 구현에 있어서, 블록(311)은 확산, 스크램블링, 게인 어플리케이션(gain application), 포맷팅, 프리엠블 삽입, RRC 필터링을 수행하고, 타임 슬롯당 1 내지 16 자원 단위를 발생한다. 전송 칩 레이트 프로세서(311)의 I 및 Q 출력은 전송 출력이다.
도 11은 바람직한 전송 구성 타임 라인(500)을 도시하고, 다시 파라메터로 나타낼 수 있는 하드웨어 구현을 도시한다. 이 프레임들은 메세지 타임 라인(502) 상에 프레임 마커(503)에 의해 표시된다. 프레임 N(409)에서 신호를 전송하기 위하여, 그 전송용 데이터는 Execute_N(510)에서 그 프로세싱을 개시하기 전에 프레임 N-2(505) 동안에 구성되어야 한다. 프레임(N)용 데이터는 프레임 N-1 동안에 처리되어, 완벽하게 프로세싱을 종료해야 하며, 프레임 마커(503)(n)에 의한 전송을 준비해야 한다.
데이터베이스 타임 라인(504) 상의 시간 N-2(505)에서, 그 전송 채널의 프레임 하드웨어는 구성되어야 한다. 시간 N-1(507)에서, 그 개시 제어 신호는 데이터베이스로부터 블록 프로세싱을 개시하기 위하여 SMA(313)로부터 전송된다. 이 프로세싱은 전송 운반 채널 프로세서(307) 및 전송 복합 채널 프로세서(309)에서 실행되어, 그 전송 프레임 수신 프로세서를 만든다. 시간 N(509)에서, 그 전송 칩 프로세서(311)는 데이터베이스로부터 수신되는 데이터를 프로세싱한다.
물리 채널 프로세싱을 통해 데이터 흐름을 설명하기 위하여, 도 12는 FDD 전송용 데이터의 흐름을 도시한다. 도 12에 있어서, 그 운반 채널은 2개의 물리 채널에 4개의 팩터에 의해 인코딩 및 인터리빙된다. 운반 채널_1(102) 및 운반 채널_2(104)에 대한 행 데이터는 CRC가 부가되는 운반 채널 프로세싱(106)으로 전달된 SMA이고, 그 데이터는 코드 블록들로 분할된다. 그 블록들은 인코딩되고, 레이트 매칭되며, 제1 인터리빙이 수행된다. 그 데이터는 전송 채널 데이터(108-122)의 블록으로서 공유 메모리로 전송된다. 그 다음에, 그 데이터는 레이트 매칭되고, 제2 인터리빙되며, 프레임마다 한번의 레이트에서 물리 채널들로 분할되는 복합 채널 프로세싱(124)으로 전송된다. 이 물리 채널 데이터는 프레임(126-128)에 의해 물리 채널로서 주문된 공유 메모리로 전송된다. 그 다음에, 프레임 데이터에 의한 물리 채널은 확산 스크램블링되고, 프레임을 토대로 필터링되는 칩 레이트 프로세싱(130)으로 전송된다. 제어 채널은 또한 각각 발생된 프레임에 첨부된다.
각 채널 프로세서에 대한 일련의 "잡(job)"은 소프트웨어에 의해 스케쥴링되고, 공유 메모리에 유지된 링크된 목록 잡 대기 행렬을 통하여 프로세서로 나타낸다. 각각의 프로세싱 장치는 공유 메모리에 남아있는 제어 블록을 통하여 "잡"을 수신한다. 각 제어 블록의 콘텐츠는 그 블록이 제어하는 장치의 기능이다. 이 데이터 및 이 데이터의 순서는 각 장치의 기능력 및 명세서에 의해 정의된다. 각 제어 블록의 엔트리들은 그 장치에 대한 제어 파라메터 및 데이터 입력을 포인트하는 어드레스와 데이터 위치를 출력하는 어드레스를 포함한다. 제어 블록들은 함께 링크되어 제어 프로세서 오버헤드를 줄인다.
TDD 방식에서 수신 신호의 물리 계층 프로세싱에 관하여, 표 3은 바람직한 파라메터들 표가 도시된다.
이름 설명
i12 디저블 제2 인터리버 디저블
Descr 디저블 디스크램블러 디저블
TrCH의 수 CCTrCH 에서 TrCH의 수
인터리버 블록의 수 CCTrCH 에서 ILBs의 수
인터리버 블록 크기 이 ILB에서 비트수
Ts 블록수 ILB에서 비트수
모든 열의 수 제2 인터리버 매트릭스에서 모든 열의 수
행의 수 30행의 인터리버 어레이에서 행들의 수
Ts 블록 크기 비트들의 타임 슬롯 데이터 블록
자원 단위의 수 타임 슬롯에서 자원 단위의 수
자원 단위 크기 자원 단위 데이터 블록 크기(소프트 판정수)
자원 단위 실행 크기 자원 단위로부터 판독된 실행 소프트 비트의 수
자원 단위 오프셋 반대 순서로 데이터를 맵핑한 자원 단위의 제1 데이터 워드의 개시로부터 오프셋
자원 단위 어드레스 자원 단위 데이터의 어드레스를 개시
자원 단위 결정 자원 단위에 대한 데이터는 순방향 또는 반대 순서로 맵핑될 수 있다.
예컨대, 제2 인터리빙을 디저블하기 위하여, "I2 디저블"의 비트 16은 1로 설정될 수 있다. 제어 파라메터들 및 데이터 블록들은 공유 메모리(315)로부터 수신 복합 채널 프로세서(303) 블록으로 전달된다.
도 13은 수신 구성 타임 라인(700)을 나타낸다. 그 프레임들은 메세지 타임 라인(702) 상에 프레임 마커(703)에 의해 표시된다. 프레임 N(705)에서 수신 신호를 포획하면, 그 수신 데이터는 프레임 N+1(711) 및 프레임 N+2(713) 동안에 프로세싱된다. 프레임 N+3에서, 그 수신 데이터는 상위 계층 프로세싱을 위하여 준비한다.
시간 N-1(703)에서, 특별히 수신된 프레임에 대하여 하드웨어를 구성하기 위한 소프트웨어 파라메터들은 계류 중인 데이터베이스에서 이용가능 해야한다. 시간 N(709)에서, 그 수신 칩 레이트 프로세서(301)는 그 데이터를 데이터베이스에 위치시킨다. 시간 N+1(711)에서, 그 수신 복합 채널 프로세서(303)와 수신 운반 채널 프로세서(305)로 이루어지는 수신된 프레임 프로세서는 그 수신 데이터를 처리한 후에, 그 데이터를 상위 계층으로 전송한다.
본 고안의 무선 사용자 장비는 수신 운반 채널 프로세서가 TDD 방식 또는 FDD 방식 중 하나에서 동작할 때 수신된 운반 채널들을 발생하고, 그 수신된 운반 채널들을 처리하여 네트워크 데이터를 발생한다

Claims (2)

  1. 광대역 코드 분할 다중 접속의 시간 분할 이중(TDD) 방식 및 주파수 분할 이중(FDD) 방식에서 동작할 수 있는 무선 사용자 장비에 있어서,
    TDD 방식 또는 FDD 방식 중 하나로 전송하는 네트워크 데이터를 수신하여, 상기 수신된 네트워크 데이터의 운반 채널들을 수신하는 전송 운반 채널 프로세서와,
    상기 처리된 운반 채널들을 수신하고, 상기 TDD 방식에서 동작하는 경우에 자원 단위 및 FDD 방식에서 동작하는 경우에 물리 채널 중 하나를 발생하는 전송 복합 채널 프로세서와,
    상기 발생된 전달용 물리 채널을 포멧팅하는 FDD 전송 칩 레이트 프로세서와,
    상기 발생된 자원 단위들을 포멧팅하는 TDD 전송 칩 레이트 프로세서와,
    물리 채널들로 FDD 포멧에서 수신된 상기 수신 신호를 포멧팅하는 FDD 수신 칩 레이트 프로세서와,
    자원 단위들로 TDD 포멧으로 수신된 상기 수신 신호들을 포멧팅하는 TDD 수신 칩 레이트 프로세서와,
    상기 TDD 방식에서 동작할 때 자원 단위들 또는 상기 FDD 방식에서 동작할 때 물리 채널들 중 하나를 수신하여, 운반 채널들을 발생하는 수신 복합 채널 프로세서와,
    상기 TDD 방식 또는 FDD 방식 중 하나에서 동작하고, 상기 수신된 운반 채널들을 처리하여 네트워크 데이터를 발생하는 경우에 수신된 상기 발생된 운반 채널들에 대한 수신 운반 채널 프로세서를 포함하는 것인 무선 사용자 장비.
  2. 제1항에 있어서, 공통 데이터 판독, 데이터 기록 및 제어 버스는 상기 전송 운반 채널 프로세서, 상기 전송 복합 채널 프로세서, 상기 FDD 전송 칩 레이트 프로세서, 상기 TDD 전송 칩 레이트 프로세서, 상기 FDD 수신 칩 레이트 프로세서, 상기 TDD 전송 칩 레이트 프로세서, 상기 수신 복합 채널 프로세서 및 상기 수신 운반 채널 프로세서에 모두 결합되는 것인 무선 사용자 장비.
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