JP2007228593A - 共有メモリアービタ - Google Patents

Abstract

【課題】高い処理速度と柔軟性を可能にする物理レイヤ処理を得ることのできる共有メモリアービタを提供すること。
【解決手段】無線通信システムにおいて使用される物理レイヤトランスポート複合処理システム。複数の互いに接続された処理ブロックが提供される。ブロックは、データ読み取りバス、データ書き込みバス、および制御バスで互いに接続される。ブロックには、トランスポートチャネル処理ブロック（３０３、３０７）、複合チャネル処理ブロック（３０５、３０９）、およびチップレート処理ブロック（３０１、３１１）が含まれる。ブロックの少なくとも２つは、複数の無線フォーマット向けにデータを処理することができる。特定の無線モード向けに第１のパラメータのセットが、ブロック群にプログラミングされる。ブロック群は、特定の無線フォーマットモードでデータを処理するように動作させられる。
【選択図】図２

Description

本発明は、一般に、無線通信システムに関する。詳細には、本発明は、そのようなシステムのために物理レイヤにおいてデータを処理する際に使用される共有メモリアービタに関する。

無線通信システムでは、ネットワークから受信されたデータが、無線インタフェースを介して伝送するためにフォーマットされる。逆に、無線インタフェースを介して受信されたデータは、元のネットワークデータを回復するように処理される。このデータの処理が、物理レイヤ処理と呼ばれる。

物理レイヤにおいてデータを処理することは、無線通信システムにおける複雑な操作である。図１は、提案される第３世代パートナーシッププロジェクト（３ＧＰＰ）の広帯域符号分割多重アクセス（Ｗ−ＣＤＭＡ）の提案される時分割双方向（ＴＤＤ）モードに関する物理レイヤ処理の概念図である。処理は、トランスミッタに関して示している。同様の逆の形で、データは、レシーバにおいて処理される。ただし、レシーバにおける物理レイヤ処理との１つの違いは、レシーバが、通常、ソフトシンボルを処理し、処理要件が複雑になることである。また、図１は、Ｗ−ＣＤＭＡの周波数分割双方向（ＦＤＤ）モードのアップリンクにも概念的に関連する。ただし、各ブロックによって使用されるパラメータは、ＴＤＤとＦＤＤでは異なる。

トランスポートブロックは、無線インタフェースを介する伝送のために着信する。トランスポートブロックは、トランスポートブロックのセットで着信する。セットは、伝送時間間隔（ＴＴＩ）として知られる指定された時間間隔で受信される。ＴＤＤモード、およびＦＤＤモードの場合、可能なＴＴＩの長さは、１つ、２つ、４つ、および８つの無線フレームにそれぞれ対応する１０ミリ秒、２０ミリ秒、４０ミリ秒、および８０ミリ秒である。巡回冗長符号（ＣＲＣ）付加ブロック４２が、ＣＲＣビットを各トランスポートブロックに付加する。ＣＲＣビットは、レシーバにおける誤り検出のために使用される。ＣＲＣビット長は、より高位のレイヤから通知される。

トランスポートブロック（ＴｒＢｌｋ）は、ＴｒＢｌｋ連結／符号ブロックセグメント化ブロック４４によって順次に連結される。連結されたブロックのビットの数が、符号ブロックに許された最大サイズより大きい場合、連結されたブロックは、セグメント化される。チャネル符号化ブロック４６誤り訂正が、畳み込み符号化、ターボ符号化などにより、符号ブロックを符号化する。符号化された後、符号ブロックは、一緒に連結される。連結された符号ブロックを最小限の数の等しいサイズのセグメント（フレーム）にセグメント化することができない場合、無線フレームセグメント化ブロック５０によって追加の任意のビットを連結することにより、無線フレーム等化が行われる。

第１のインターリーバ４８が、すべての連結済みのデータをインターリーブする。その後、インターリーブ済みのデータが、無線フレームセグメント化ブロック５０によって無線フレームにセグメント化される。レートマッチングブロック５２が、ビットをパンクチャリングするか、または繰り返す。パンクチャリングおよび繰り返しにより、各物理チャネル上で伝送されるデータが、そのチャネルの最大ビット伝送速度に等しいことが確実になる。各トランスポートチャネル（ＴｒＣＨ）に関するレートマッチング属性は、より高位のレイヤによって通知される。

ＴｒＣＨ多重化ブロック５４が、各トランスポートチャネルに関する１つのフレームのデータを受け取る。各ＴｒＣＨに関して受け取られたデータは、符号化複合トランスポートチャネル（ＣＣＴｒＣＨ）上に順次に多重化される。ビットスクランブリングブロック６５が、そのＣＣＴｒＣＨビットをスクランブルする。

物理チャネルセグメント化ブロック５８が、多重化されたデータを物理チャネル上にマップする。第２のインターリーバ６０が、無線フレーム全体にわたって、または各タイムスロットにわたってスクランブルデータをインターリーブする。第２のインターリーブ後、インターリーブ済みのデータが、物理チャネルマッピングブロック６２により、無線インタフェースを介して伝送するために物理チャネルにセグメント化される。

各物理チャネルに関するデータは、拡散ブロック６４によってそれぞれの符号を使用して拡散される。拡散済みのデータが、スクランブリングブロック６６を使用して、基地局に関連する符号でスクランブルされる。もたらされたそれぞれのスクランブル済みのチップが、パルス整形フィルタ６８によってパルス整形される。周波数補正ブロック７０が、結果の信号の周波数を調整する。周波数補正済みの信号が、無線インタフェースを介して放射される。

やはり図１に示すＦＤＤモードのダウンリンクの場合、処理は、概念的に同様の形で実行される。ただし、いくつかの違いが存在する。ＦＤＤダウンリンクでは、レートマッチングは、レートマッチングブロック５２によってチャネル符号化後に実行される。この結果、無線フレーム等化は、実行されない。不連続な送信をサポートするため、第１の不連続送信（ＤＴＸ）指示が、第１のＤＴＸ指示ブロック７２によって第１のインターリーブに先行して挿入され、第２のＤＴＸ指示が、第２のＤＴＸ指示ブロック７４によって物理チャネルマッピングに先行して挿入される。

物理チャネル処理を実行するための２つのアプローチは、ソフトウェアベースのアプローチとハードウェアベースのアプローチである。ソフトウェアベースのアプローチでは、物理チャネル処理の大部分が、ソフトウェアによって実行される。ソフトウェアベースのアプローチは、高い柔軟性を可能にする。物理チャネル処理のパラメータをソフトウェア改訂によって容易に変更することができる。

特開平０９−１９１２７６号公報 特開２００１−０９４４９０号公報 特開２００２−０７７１０３号公報

ソフトウェアベースのアプローチが抱える２つの欠点は、１）マイクロプロセッサまたはＤＳＰなどのプロセッサが、カスタマイズされたソリューションより高い電力を使用すること、および２）すべての要求される機能を実行するのにいくつかのプロセッサが必要とされる可能性があることである。

ハードウェアベースのソリューションは、要求される総チップ面積を小さくし、電力消費を低減することを可能にする。特定の環境向けにハードウェアをカスタマイズし、構成すると、データ処理のｎのより高い効率。しかし、そのようなアプローチは、設計の柔軟性を小さくする。物理レイヤ処理の再構成は、初期設計において提供されるパラメータに限定される。

よって、高い処理速度と柔軟性を可能にする物理レイヤ処理を得ることが望ましい。

無線通信システムにおいて使用される物理レイヤトランスポート複合処理システム。複数の互いに接続された処理ブロックが提供される。ブロックは、データ読み取りバス、データ書き込みバス、および制御バスで互いに接続される。ブロックには、トランスポートチャネル処理ブロック、複合チャネル処理ブロック、およびチップレート処理ブロックが含まれる。ブロックの少なくとも２つが、複数の無線フォーマットに関してデータを処理することができる。特定の無線モード用に第１のパラメータのセットが、ブロックにプログラミングされる。ブロックは、特定の無線フォーマットモードでデータを処理するように動作させられる。さらに、無線通信システムにおいて使用するための複数のソフトウェアパラメータ化可能な制御ブロックおよび共有メモリにおけるデータ伝送を調整する共有メモリアービタ（ＳＭＡ）が提供され、物理レイヤトランスポート複合処理システム内の前記複数のソフトウェアパラメータ化可能な制御ブロックにパラメータおよびデータの伝送をロードするためのデータバスと、前記共有メモリと前記複数のソフトウェアパラメータ化可能な制御ブロックの間でパラメータおよびデータの伝送を要求するための複数のチャネル要求と、前記複数のソフトウェアパラメータ化可能な制御ブロックの間でデータおよびパラメータの伝送を許すＳＭＡからの複数の認可と、アドレスレジスタのインクリメントおよびデクリメントを行うデータストローブとを含む。

本発明は、すべての図で同様の符号が同様の要素を表している図を参照して説明する。物理レイヤ処理は、主に３ＧＰＰのＴＤＤモードおよびＦＤＤモードの好ましい実施形態に関連して説明するが、時間分割同期符号分割多重アクセス（ＴＤ−ＳＣＤＭＡ）、ＴＳＭ、ＣＤＭＡ２０００、その他などの他のシステムにも適用可能である。

好ましい物理レイヤシステムアーキテクチャ３００の概要を図２に示している。この物理レイヤシステムは、無線通信システムの基地局／ノードＢにおいてか、またはユーザ装置において使用することができる。この好ましいアーキテクチャにより、提案される３ＧＰＰのＷ−ＣＤＭＡシステムおよびＧＳＭのＴＤＤモード、ＦＤＤモードなどの異なる無線環境にわたる物理レイヤ処理の設計の柔軟性が可能になる。

ブロック３０１、３０３、３０５、３０７、３０９、および３１１は、一式のソフトウェアパラメータ化可能なレバレッジ（leveraged）された組み込みプロセッサを表しており、仮想回路（ＶＣ）としても知られている。受信チップレートプロセッサ３０１が、データ読み取りバス、データ書き込みバス、および制御バスに接続され、これら３つを、以降、システムバス３０２と呼ぶ。受信複合チャネルプロセッサ３０３ブロックおよび受信トランスポートチャネルプロセッサ３０５ブロックも、システムバス３０２に接続される。さらに、これら２つのブロックは、いずれのデータブロックがトランスポートチャネル処理の準備ができているかを受信トランスポートチャネルプロセッサ３０５に報告する連番バス（sequential number bus）も有する。送信トランスポートチャネルプロセッサ３０７ブロック、送信複合チャネルプロセッサ３０９ブロック、および送信チップレートプロセッサ３１１ブロックも、システムバス３０２に接続される。共有メモリ／共有メモリアービタ（ＳＭＡ）３１５ブロックが、システムバス３０２および制御プロセッサ３１３ブロックに接続される。好ましい実施形態では、ブロックの機能は、３ＧＰＰのＴＤＤモード、ＦＤＤモード、またはその両方のモードの物理レイヤ処理を実行するように設計されるが、他の実施形態では、他の物理レイヤ処理アプローチが、ブロックによって実行されることも可能である。

制御プロセッサ３１３は、ＳＭＡ３１５を介して共有メモリ３１４の中のコントロールキューを通じて処理ブロックと通信する。制御プロセッサ３１３は、セットアップデータおよび制御データを、各制御ブロックに関するデータレジスタとして作用する特定の共有メモリ域に入れる。また、共有メモリは、処理ブロック間でデータを伝送するためのデータブロックプレースホルダとしても利用される。これは、好ましくは、データをブロックで伝送するリンクリストを介して達せられ、各ブロックの最後の要素は、次のデータブロックのアドレスであるか、データ終了インジケータである。この技術により、物理レイヤプロセッサにおけるバッファリングが少なくなる。制御プロセッサ３１３は、好ましくは、アドバンスＲＩＳＣマシン（ＡＲＭ）プロセッサである。代替として、プロセッサ３１３は、任意の組み込みプロセッサであることが可能である。

共有メモリアービタ（ＳＭＡ）３１５は、メインＶＣおよび制御プロセッサ３１３によって共有されるメモリへのアクセスを制御するハードウェアだけの仮想回路（ＶＣ）である。ＳＭＡユニットは、ＶＣのすべて、およびプロセッサ群がメモリへのアクセスを効率的に共有することを可能にするのに必要なアドレスレジスタおよび順序付けロジックを含む。

ＳＭＡの高レベルのブロック図を図１２で示している。ＳＭＡユニットは、ＶＣのすべて、およびプロセッサ群が共有メモリ３１４へのアクセスを効率的に共有することを可能にするのに必要なアドレスレジスタ６０１および順序付けロジックを含む。ＳＭＡは、保留中の要求が存在するという条件で、毎クロックサイクルに１つの要求をパイプラインに受け入れる。ＳＭＡアドレスジェネレータが、チャネル上で実行される次のメモリアクセスのアドレスを含む各ＳＭＡチャネルに関するレジスタを保持する。それらのレジスタは、アクセスされるメモリブロックの最初のメモリアドレスに初期設定されなければならない。各アドレスレジスタは、各アクセス後にアドレスポインタがインクリメントされるか、またはデクリメントされるかを示す、ソフトウェアによって構成される関連するコントロールビットを有する。

次の３つのタイプのメモリチャネルが存在する。すなわち、１）読み取りチャネルデータが、共有メモリから要求側のユニットに伝送される、２）書き込みチャネルデータが、要求側のユニットから共有メモリに伝送される、３）制御チャネル群（特別な読み取りチャネル群）が、２つのタイプのメモリアクセス、通常の読み取りチャネルに関する読み取りアクセス、およびロードアクセスをサポートする。ロードアクセスは、共有メモリからＳＭＡの中のアドレスレジスタの１つにメモリポインタを伝送するのに使用される。これにより、リンクリストの効率的な実施が可能になる。

各ハードウェアコンポーネントには、１つまたは複数のＳＭＡチャネルが割り当てられ、メモリへの伝送、およびメモリからの伝送は、各ＳＭＡチャネル上の要求／許可ハンドシェークによって制御される。要求信号には、重要なパス上の適時のアクセスを保証するために優先順位が付けられる。要求がパイプラインに入ると、許可が送られるまで、同一の要求はパイプラインの中に受け入れられない。

受信チップレートプロセッサ３０１は、処理を完了した時点で、要求６０３をＳＭＡに送る。ＳＭＡ３１５は、その要求６０３に優先順位を付け、共有メモリ３１４に関するアドレスレジスタ６０１を介してメモリアドレスを割り当てる。次に、ＳＭＡは、書き込み許可６０５を要求側のソースに送り、データ伝送を開始させる。

物理レイヤ処理システムの１つの可能な実施形態は、３ＧＰＰシステムのＴＤＤモードとＦＤＤモードのいずれか、または両方を処理することである。そのような実施形態では、図１を再び参照すると、様々な処理ブロックが、トランスポートチャネル処理４００、複合チャネル処理４０２、およびチップレート処理４０４という３つの一般的なプロセスに分けられる。トランスポートチャネル処理４００は、トランスポートチャネル上で実行される。複合チャネル処理４０２は、複合チャネル上で実行されて、フレームごとに実行され、チップレート処理４０４も、タイムスロットごとに実行される。

ＴＤＤおよびＦＤＤのアップリンク処理に関して図１に示すとおり、トランスポートチャネル処理は、ＣＲＣ付加４２、トランスポートブロック連結４４、チャネル符号化４６、無線フレーム等化４７、第１のインターリーブ４８、および無線フレームセグメント化５０の機能を実行する。

ＦＤＤダウンリンクに関して、トランスポートチャネル処理４００は、ＣＲＣ付加４２、トランスポートブロック連結４４、チャネル符号化４６、レートマッチング５２、第１のＤＴＸ指示挿入７２、第１のインターリーブ４８、無線フレームセグメント化５０、およびトランスポートチャネル多重化５４を含む。ＴＤＤモードでは、レートマッチング解除（de-rate matching）５２は、トランスポートプロセッサ内部または複合プロセッサ内部で実行されることが可能であることに留意されたい。

ＴＤＤモードおよびＦＤＤリンクに関して、複合チャネル処理４０２は、レートマッチング５２、トランスポートチャネル多重化５４、物理チャネルセグメント化５８、ビットスクランブル５５、第２のインターリーブ６０、および物理チャネルマッピング６２の機能を実行する。ＦＤＤダウンリンクに関して、複合チャネル処理４０２は、第２のＤＴＸ指示挿入７４、物理チャネルセグメント化５８、第２のインターリーブ６０、および物理チャネルマッピング６２の機能を実行する。ＴＤＤモード、ならびにＦＤＤモードのアップリンクとダウンリンクの両方に関して、チップレート処理４０４は、拡散６４、スクランブル６６、パルス整形フィルタリング６８、および周波数補正７０の機能を実行する。

図１に示すとおり、好ましくは、ＴＤＤ処理４００およびＦＤＤ処理４０３は、次の３つのセクションによって扱われる。すなわち、１）トランスポートチャネル処理４０１セクション、２）複合チャネル処理４０２セクション、および３）チップレート処理４０３セクションである。

図２に示した好ましいアーキテクチャでは、送信動作および受信動作について以上のセクションのそれぞれに関して制御ブロックが作成され、合計で６つの処理ブロック（３つの送信と３つの受信）が作成される。以上の制御ブロックの動作は、パラメータ化される。この結果、以上のブロックが動作する形は、ソフトウェアによって変更することができる。これにより、異なる無線環境において同一のハードウェア制御ブロック群を使用することが可能になる。ソフトウェアが存在する無線システムに基づき、ソフトウェアを使用して制御ブロック群のパラメータ変更が行われる。

制御ブロック群の柔軟性の例を図４に示し、物理レイヤプロセッサが、３ＧＰＰのＦＤＤモードとＴＤＤモードの両方で処理を行うことができる。物理レイヤプロセッサがＴＤＤモードで動作しているか、ＦＤＤモードで動作しているかに関わらず、受信複合チャネルプロセッサ３０３、受信トランスポートチャネルプロセッサ３０５、送信トランスポートチャネルプロセッサ３０７、送信複合チャネルプロセッサ３０９、制御プロセッサ３１３（ＡＲＭプロセッサ、ＤＳＰプロセッサ、またはＲＩＳＣプロセッサなどの）、および共有メモリ／ＳＭＡ３１５がすべて利用される。ただし、以上のブロックのそれぞれの機能は、物理レイヤプロセッサ動作モードに応じて変化する。したがって、動作モードがＴＤＤであるか、ＦＤＤであるか、またはＴＳＭであるかに依存して、モード変更を可能にする新たなパラメータがブロック群に送られる。

ＴＤＤとＦＤＤでは送信フォーマットが異なるので、物理レイヤプロセッサは、２つの送信ブロック、ＴＤＤ送信チップレートプロセッサ３１１およびＦＤＤ送信チップレートプロセッサ３０６を有する。同様に受信側でも、２つの受信ブロック、ＴＤＤチップレートプロセッサ３０１およびＦＤＤ受信チップレートプロセッサ３０４が使用される。ＴＤＤチップレートプロセッサ３０１は、マルチユーザ検出デバイスを使用することなどにより、ＴＤＤフォーマットの信号を検出する。ＦＤＤチップレートプロセッサ３０４は、Rａｋｅレシーバを使用することなどにより、ＦＤＤフォーマットの信号を検出する。

物理レイヤプロセッサがＴＤＤモードで動作している場合、ＴＤＤ受信チップレートプロセッサ３０１およびＴＤＤ送信チップレートプロセッサ３１１が、その他の６つの共通で利用されるコンポーネントとともに利用される。物理レイヤプロセッサがＦＤＤモードで動作している場合、ＦＤＤ受信チップレートプロセッサ３０４およびＦＤＤ送信チップレートプロセッサ３０６が、その他の６つの共通で利用されるコンポーネントとともに利用される。

ＴＤＤモードとＦＤＤモードの間で要求されるハードウェアの違いは、チップレートレシーバ３０１、３０４、およびトランスミッタ３１１、３０６だけなので、実質的に同一のハードウェアブロック群を使用することにより、ＦＤＤ物理レイヤプロセッサ、ＴＤＤ物理レイヤプロセッサ、またはＦＤＤ／ＴＤＤ両方の物理レイヤプロセッサを実装することができる。類似した形で、これらのハードウェアブロック群を３ＧＰＰのＴＤＤモードおよびＦＤＤモード以外の無線システムのために利用することもできる。

ＴＤＤモードだけを実行する物理レイヤプロセッサを実装するため、図４のハードウェアブロック群をＦＤＤ受信チップレートプロセッサ３０４およびＦＤＤ送信チップレートプロセッサ３０６なしで使用することができる。逆に、ＦＤＤモードだけを実行する物理レイヤプロセッサを実装するため、図４のハードウェアブロック群をＴＤＤ受信チップレートプロセッサ３０１およびＴＤＤ送信チップレートプロセッサ３１１なしで使用することができる。この結果、受信複合チャネルプロセッサ３０３、受信トランスポートチャネルプロセッサ３０５、送信トランスポートチャネルプロセッサ、および送信複合チャネルプロセッサ３０７のハードウェア実施形態を様々な無線環境において使用することができる。

図４は、好ましいＦＤＤモードのユーザ装置（ＵＥ）または基地局／ノードＢに関するハードウェアコンポーネント群の図である。セル探索３１６は、ＵＥだけに関することに留意されたい。ユーザ装置／ノードＢのアンテナ３１７またはアンテナアレイを介して信号が受信される。ＲＦレシーバ３１６が、受信信号の同相のベースバンドサンプルおよび直交位相のベースバンドサンプルを生成する。

ＦＤＤ受信チップレートプロセッサ３０１は、セル探索−レイク(Rａｋｅ)フィンガロケータ（Rake finger locator）３１６、レイク(Rake)フィンガ３１２、およびデータエスティメータ（estimator）３１４を含む。セル探索−レイク(Rake)フィンガロケータ３１６は、セル選択を実行し、受信された通信のパスを探し出して、レイク(Rake)フィンガ３１２の位相遅延を特定する。レイク(Rake)フィンガ３１２は、受信信号の複数のパスのエネルギーを収集する。データ推定３１４が、複合処理のために受信信号のソフトシンボルを生成する。

受信複合チャネルプロセッサ３０３が、データ推定３１４によって生成されたソフトシンボルに対して複合処理を実行する。受信トランスポートチャネルプロセッサ３０７は、デインターリーバ（de-interleaver）／デレートマッチャ（de-rate matcher）５２、ターボデコーダ４１、ビタビデコーダ４３、およびＣＲＣデコーダ４２を含む。デインターリーバ／デレートマッチャは、第１のインターリーブおよび第２のインターリーブの逆、ならびにレートマッチングの逆を実行する。ターボエンコーダ４１は、ターボ符号化された信号を復号化し、ビタビデコーダは、畳み込み符号化された信号４３を復号化する。ＣＲＣデコーダ４２は、受信信号のＣＲＣを復号化する。制御プロセッサ３１３およびＳＭＡ３１５コントロール３１６の指示の下で、ＦＤＤ受信チップレートプロセッサ３０１、受信複合チャネルプロセッサ３０３、およびトランスポートチャネルプロセッサ３０５を使用して、受信信号からネットワークデータが回復される。

送信側で、ネットワークデータが、送信トランスポートチャネルプロセッサ３０７、送信複合チャネルプロセッサ３０９、およびＦＤＤ送信チップレートプロセッサ３１１によって処理されて、同相の信号および直交位相の信号が生成される。送信トランスポートチャネルプロセッサ３０７、送信複合チャネルプロセッサ３０９、およびＦＤＤ送信チップレートプロセッサ３１１は、制御プロセッサ３１３およびＭＥＭ／ＳＭＡコントローラ３１６によって指示されて適切な処理を実行する。同相の信号および直交位相の信号は、ＲＦモジュレータ３０８によって変調されたＲＦ信号に変換され、無線インタフェースを介してアンテナ３１７Ａまたはアンテナアレイによって放射される。

図６は、データが、送信のために、どのように共有メモリ３１４と複合ブロック群の間で伝送されるかを示している。受信の場合、このプロセスは、逆向きに実行される。例えば、時間伝送間隔（ＴＴＩ）が４に設定された場合、処理されるべきデータの４つの伝送ブロック、ＴｒＢｌｋ０ ２５１〜ＴｒＢｌｋ３ ２５７が存在する。ＳＭＡ３１５は、メモリを共有メモリ３１４の送信バッファ２６５の中に入れる。１０ミリ秒である各フレーム時間において、ＳＭＡ３１５は、データのブロックをトランスポートチャネルプロセッサ３０７に伝送し、プロセッサ３０７において、ＣＲＣ付加およびチャネル符号化などの処理が行われる。処理が完了した時点で、またはほとんど終わった時点で、ＳＭＡ３１５は、処理済みのデータブロックを共有メモリ３１４内部の第１のインターリーババッファ２６７の中に移動させる。ＴＴＩは、この例では４０ミリ秒に設定されているので、ＳＭＡ３１５は、１０ミリ秒（１フレーム）ごとにインターリーババッファ２６７の４分の１を複合チャネルプロセッサ３０９に伝送する。処理が完了した後、またはほぼ完了した後、ＳＭＡ３１５は、結果を共有メモリ３１４内部の物理チャネルバッファ２６９の中に入れる。次に、フレーム分のデータは、ＳＭＡ３１５を介してチップレートプロセッサ３１１に伝送される。処理済みのデータは、ＲＦモジュレータに送られて、無線インタフェースを介して放射される。

図７は、３ＧＰＰによる、長さ１０ミリ秒のフレームに対する上述の送信処理に関するパイプラインタイミングを示している。２つのトランスポートチャネル、および関連する符号化された複合チャネルが、フレームＮ−２ ２９５内で構成され、それらのチャネル上でデータが即時に送信される。送信フレームコンポーネント群が、フレームＮ−１ ２９６内のデータを処理し、送信チップレート処理が、符号化済みの複合トランスポートチャネル＿１（ＣＣＴｒＣｈ＿１）の最初の無線（over-the-air）フレームであるフレームＮ２９７内で行われる。各水平領域は、システム内の計算コンポーネントを表し、パイプラインにおける段階である。各プロセッサの活動は、それぞれ、ボックス４０１〜４８２で表している。各水平領域内の複数の活動ボックスは、それらがシステム内で通常、出現する順序で現れる。矢印を有する破線は、時間依存関係を表す。例えば、１つのプロセッサが処理タスクを終了した場合、そのプロセッサは、別のプロセッサが自らの処理タスクを開始することができるように別のプロセッサに通信する。

時刻Ｎ−２ ２９５に、構成トランスポートチャネル１メッセージが、送信フレームソフトウェア４０１によって受領される。さらに、構成ＣＣＴｒＣｈチャネル１ ４０２メッセージ、構成トランスポートチャネル２ ４０３メッセージが、送信フレームソフトウェアによって受領される。トランスポートチャネル１ ４０６の送信データ、およびトランスポートチャネル＿２ ４０７の送信データは、送信フレームソフトウェアによって受領される。

時刻Ｎ−１ ２９６に、新たな構成が、アクティブなデータベースにマージされる４０９。送信フレームソフトウェアが、トランスポートチャネル１に関する制御ブロックを共有メモリに書き込み、次に、処理４１１を開始するように送信トランスポートプロセッサに告げる。送信フレームソフトウェアは、トランスポートチャネル２に関する制御ブロックを共有メモリに書き込み、次に、新たな制御ブロックをトランスポートチャネル１に関する制御ブロックにリンクするか、または処理４１３を開始するように送信トランスポートプロセッサに告げる。送信フレームソフトウェアが、ＣＣＴｒＣｈ１に関する送信複合制御ブロックを共有メモリに書き込み、処理４１５を開始するように送信複合プロセッサに告げる。送信チップソフトウェアが、フレームＮのタイムスロット１に関する制御ブロックを共有メモリに書き込む。

時刻Ｎ２９７に、送信チップソフトウェアが、フレームＮのタイムスロット２に関する制御ブロックを共有メモリ４１９に書き込む。送信フレームソフトウェアは、ｃｃｔｒｃｈ１に関する送信複合制御ブロックを共有メモリに書き込むことを開始し、処理４２１を開始するように送信複合プロセッサに告げる。送信チップソフトウェアは、送信フレームソフトウェアを中断し、フレームＮのタイムスロット２に関する制御ブロックを共有メモリ４２３に書き込む。送信フレームソフトウェアは、ｃｃｔｒｃｈ１に関する送信複合制御ブロックを共有メモリに書き込むことを完了させ、処理４２５を開始するように送信複合プロセッサに告げる。

送信トランスポートが、トランスポートチャネル１に関するトランスポートデータを読み取り、インターリーブされたデータの４つのフレームを共有メモリ４４０に出力する。送信トランスポートは、制御ブロックおよびトランスポートデータをトランスポートチャネル２に関する共有メモリから読み取り、インターリーブされたデータの４つのフレームを共有メモリ４４２に出力する。

送信複合プロセッサが、制御ブロック、トランスポートチャネル１の出力データの第１のフレーム、およびトランスポートチャネル２の出力データの第１のフレームを読み取る。送信複合プロセッサは、このデータを処理し、リソースユニットデータを共有メモリに書き込む。送信複合プロセッサは、送信トランスポートプロセッサが、トランスポートチャネル１およびトランスポートチャネル２の両方に関するインターリーブされたデータ４６０を書き込むことを完了するまで、待たなければならない。送信複合プロセッサは、制御ブロック、トランスポートチャネル１の出力データの第２のフレーム、およびトランスポートチャネル２の出力データの第２のフレームを読み取る。送信複合プロセッサは、このデータを処理して、リソースユニットデータを共有メモリ４６２に書き込む。

チップレートプロセッサが、ｃｃｔｒｃｈ１の第１のＯＴＡフレームの第１のタイムスロットに関するリソースユニットデータを読み取り、ソフトシンボル４８０を出力する。送信チップレートプロセッサが、ｃｃｔｒｃｈ１の第１のＯＴＡフレームの第２のタイムスロットに関するリソースユニットデータを読み取る。これに続き、送信チップレートプロセッサは、ｃｃｔｒｃｈ１の第１のＯＴＡフレームの第３のタイムスロットに関するリソースユニットデータを読み取り、ソフトシンボル４８２を出力する。

好ましいソフトウェア設計は、送信フレームが、図８に最上レベルの状態図で示すメッセージベースのイベント駆動型システムであることであり、このシステムは、メッセージループ待ち２０１で開始する。着信する構成メッセージにより、メッセージループ待ち２０１の状態変化が生じさせられ、データベースの中にデータを入れる、またはデータベースの中のデータを更新するサービスへのコールがもたらされる。例えば、システムは、ハードウェア初期設定を要し、状態変化が、メッセージループ２０１待ちで検出され、ハードウェアを初期設定する２０９コールが実行される。コールからリターンすると、保留中データベース更新２３３ファンクションが呼び出され、妥当なデータベースへのハードウェア構成データ伝送が行われる。すべての構成変更およびデータ伝送が行われた時点で、メッセージループ待ち２０１が、実行（Ｎ）２２５ファンクションを呼び出す。このファンクションは、最後のフレームティック（tick）２０３以来、いずれのデータベースが更新または変更されているかに関する情報を保持するデータベースレジスタを生じさせる。

フレームティックは、上記の３ＧＰＰの例では、１０ミリ秒ごとに生じ、メッセージループ待ち２０１によって検出される。システムは、フレームティック２０３サブルーチンに入る。前述した実行（ｎ）２２５ファンクションからデータベースレジスタの中でセマフォが設定された（semaphored）データベース群が、更新され２０５、データ処理のセットアップおよび開始２０７が実行される。

ＴｒＣｈ構成２０９、ＴｒＣｈ解放２１１、無線リンク構成２１５、無線リンク解放２１７、物理チャネル解放２１９のさらなる状態は、メッセージループ２０１が探すその他のルーチンの例である。ＴｒＣｈデータ２２１ルーチンは、ブロック伝送をセットアップするサブルーチンである。

図５は、制御ブロック群、および共有メモリアクセススキームを使用するリンクリストスキームの図である。ハードウェアレジスタ１５１が、メモリ制御ブロック１５５の開始アドレスを含む。パラメータおよびデータが２つ以上のブロックにわたる場合、リンクリストメカニズムにより、シームレスな伝送が可能になる。例えば、制御ブロック１５５が、リンクリストとしてメモリの中に存在し、リストの最後のエントリ、第２の制御ブロック１６５へのポインタが存在する。

メモリアクセスが、プロセッサ３１３またはＳＭＡ３１５によって提供される。例えば、ハードウェアレジスタ１５１が、パラメータおよびデータがロードされた制御ブロック１５５の開始アドレスを有する。動作の際、ＳＭＡ３１５またはプロセッサ３１３による連続的なメモリアクセスにより、複合ブロック群へのデータ伝送、および複合ブロック群からのデータ伝送が可能になる。

例えば、制御ブロック１５５内の最初のセットのパラメータ１５４は、アドレス０１００ｈで始まる。メモリアドレスポインタがまず、０１００ｈに設定され、パラメータ１５４が伝送される。メモリアドレスポインタは、０１０４ｈである次のメモリアドレスにインクリメントされ、パラメータ１５７が伝送される。メモリアドレス指定がアドレス０１１８ｈに達するまで、このプロセスが繰り返される。

０１１Ｃｈで、プロセッサ３１３またはＳＭＡ３１５が、初期セットアップによるか、または０１１Ｃ８ｈに位置するデータの中のフラグにより、メモリアドレスポインタをデータブロック＿１ １６２の最初のアドレスと入れ替える。次に、データブロック＿１内のデータが、順次に伝送される。伝送が完了すると、メモリアドレスポインタは、元に戻るように入れ替えられ、インクリメントされて、制御ブロック１５５のアドレス０１２０ｈをポイントし、これにより、メモリアドレスポインタがやはり入れ替えられて、データブロック＿２ １６４の追加のデータを順次に獲得する。

データブロック＿２ １６４から戻ると、メモリアドレスポインタは、Ｎｅｘｔ＿Ｃｈａｉｎ＿Ａｄｄｒｅｓｓ１６０である０１２４ｈにある。このアドレスに位置するデータは、パラメータ１６６、ならびにデータブロック１７６〜１８０をそれぞれポイントするデータブロックアドレス１６８〜１７４も含む次の制御ブロック１６５の最初のアドレスである。このリンクリストの終りには、リンクリストの終りを示すフラグ１７４が存在する。

共有メモリ３１５からの好ましいブロックロードプロセスの例を図１０に示している。通常の実施形態では、デュアルポートメモリ群への書き込みアクセスに関連するタイミング問題が存在する。特に書き込み操作を実行している際、２つ以上のエンティティが同一のメモリ域にアクセスしようと試みた場合、競合が生じる。この問題を解決する１つの可能な好ましいアプローチは、複合／トランスポートプロセッサがアイドルである場合に制御ブロック書き込みを許すことである。

新たなブロックが利用可能になると２０２、複合／トランスポートプロセッサがアイドル２０４であるかどうかを調べる検査が行われる。複合／トランスポートプロセッサがビジーである場合、チェーンポインタが上書きされ２０８、制御は、プロセッサのステータスを調べる検査を行うことにループして戻る。複合／トランスポートプロセッサがアイドルである場合、共有メモリアクセス（ＳＭＡ）ポインタが書き込まれ２０６、データ書き込みが開始される２１０。さらなる制御ブロックの検査２１２が実行される。さらなる制御ブロックが存在する場合、制御は、プロセッサステータス検査２０２にループして戻る。さらなる制御ブロックが存在する場合、ブロックロードが完了し、システムは戻る２１４。

ＴＤＤモードにおける送信のための物理レイヤ処理の好ましい実施形態を、制御ブロック群のパラメータ化を例示するために以下のとおり説明する。送信可能なデータを生成するため、制御ブロック群、送信トランスポートチャネルプロセッサ３０７、送信複合チャネルプロセッサ３０９、および送信チップレートプロセッサ３１１が利用される。データの最初のブロック群が、共有メモリ３１５から送信トランスポートチャネルプロセッサ３０７に送られる。トランスポートブロックが生成され、巡回冗長検査（ＣＲＣ）がＣＲＣ付加プロセッサ４２においてそれぞれの新たなトランスポートブロックに追加される。好ましい実施形態では、０ビット、８ビット、１２ビット、１６ビット、および２４ビットのＣＲＣを含む通常のＣＲＣタイプが生成される。

表１は、送信トランスポートチャネルプロセッサ３０７ブロックにロードされるソフトウェアパラメータのリストである。

ＴｒＢｌｋ連結／符号ブロックセグメント化プロセッサ４４が、伝送時間間隔（ＴＴＩ）分のトランスポートブロックを作成し、ただし、ブロックの数は、特定の送信チャネル向けに選択されたトランスポートフォーマットに依存する。また、セグメント化プロセッサ４４は、ブロックを連結して単一のエンティティにすることも行う。

所与のトランスポートチャネルに関する符号ブロックが、チャネルコーダプロセッサ４６に送られる。入力データファイルの中で指定された所与のトランスポートチャネルに関する符号化タイプに依存して、符号ブロックは、適切なチャネルコーダファンクションに送られる。表１を参照すると、ビット１０およびビット１１が、所望されるタイプの符号化に設定されている。これらのビットが００に設定されている場合、符号化は、全く行われない。これらのビットが０１、１０、および１１に設定されている場合、符号化は、それぞれ、レート１／２畳み込み符号化、レート１／３畳み込み符号化、およびターボ符号化である。好ましい実施形態において可能な符号化のタイプは、３ＧＰＰ ＴＳＧ−ＲＡＮの「多重化およびチャネル符号化」３ＧＰＰ ＴＳ２５．２１２によって定義される。このパラメータ化可能なハードウェアベースのアプローチにより、高い性能レベルで、例えば、畳み込み符号化の場合はビット当たり１クロック、ターボ符号化の場合はビット当たり２クロックで符号化を行うことが可能になる。これは、同一の機能が通常どおり、（クロックレート当たり）ソフトウェアで実行された場合よりも１０倍ないし１００倍速い。

チャネル符号化後、符号化済みのブロックが、無線フレーム等化４５プロセスにおいてレートマッチングプロセスによって順次に処理される。これにより、符号化済みのブロックの連結が実質的に実施される。次に、出力が、第１のインターリーバ５０プロセスに送られる。インターリーブは、やはり表１の中のソフトウェアパラメータであるＴＴＩインターリーバレートに依存する。例えば、１０ミリ秒のインターリーブの場合、００が、サービス品質（Quality of Service）レジスタのビット８およびビット９に設定される。２０ミリ秒、４０ミリ秒、および８０ミリ秒のＴＴＩの場合、それぞれ０１、１０、および１１という値が、ビット８およびビット９に設定される。データは、無線フレームセグメント化プロセス５０においてセグメント化され、送信複合チャネルプロセッサ３０９ブロックに準備ができて共有メモリ３１５に戻される。

送信複合チャネルプロセッサ３０９ブロックは、共有メモリ３１５から制御パラメータとならんでデータを抽出し、物理チャネルデータを生成する。無線フレーム分のデータが、所与のトランスポートチャネルに関する先行するブロックの第１のインターリーバから出力されたデータから集められる。

表２は、送信複合チャネルプロセッサ３０９の制御ブロックのフォーマットパラメータテーブルである。

例えば、レートマッチングパラメータが、ビット２８および２９を使用する。これらのビットが００に設定されている場合、これは、ＴＵＲＢＯ＿ＰＵＮＣＴＵＲＥモードを示す。同様に、ＲＥＰＥＡＴ、ＮＯＮ＿ＴＵＲＢＯ＿ＰＵＮＣＴＵＲＥ、およびＮＯＮＥが、パラメータレジスタのビット位置２８および２９に０１、１０、および１１をそれぞれ入れることによって表される。

データは、トランスポートチャネル（ＴｒＣＨ）多重化プロセス５４において他のチャネルで多重化される前に、レートマッチングプロセス５２によってレートマッチングが行われる。トランスポートチャネル多重化プロセッサ５４の出力が、物理チャネル（ＰｙＣＨ）５７プロセッサにおいて物理チャネルにセグメント化される。第２のインターリーブが、第２のインターリーブプロセッサ４６によって実行され、物理チャネルプロセッサ６２において物理チャネルにマップされる。次に、送信チャネル処理済みのデータが、送信チップレートプロセッサによるさらなる処理のために共有メモリ３１５に戻される。

次に、送信チップレートプロセッサ３１１ブロックが、共有メモリ３１５からデータおよび制御パラメータを抽出する。好ましいＴＤＤ実施形態では、ブロック３１１は、拡散、スクランブル、利得の印加、フォーマット、プリアンブル挿入、ＲＲＣフィルタリングを実行し、タイムスロット当たりに１ないし１６のリソースユニットを生成する。送信のための送信チップレートプロセッサ３１１のＩ出力およびＱ出力。

図１１は、好ましい送信構成タイムライン５００を示し、パラメータ変更可能なハードウェア実施形態の利点を示している。フレームは、メッセージタイムライン５０２上のフレームマーカ５０３によって境界が定められている。フレームＮ４０９で信号を送信するため、Ｅｘｅｃｕｔｅ＿Ｎ５１０で処理が開始される前に、送信のためのデータが、フレームＮ−２ ５０５中に構成されなければならない。フレームＮに関するデータは、フレームＮ−１中に処理され、フレームマーカ５０３（ｎ）までに完全に処理され、送信される準備ができていなければならない。

データベースタイムライン５０４上の時刻Ｎ−２ ５０５に、送信チャネルのフレームハードウェアが構成される。時刻Ｎ−１ ５０７に、開始制御信号がＳＭＡ３１３から送られ、データベースからのブロック処理が開始される。処理は、送信フレーム受領プロセッサ群を構成する送信トランスポートチャネルプロセッサ３０７および送信複合チャネルプロセッサ３０９において実行される。時刻Ｎ５０９には、送信チッププロセッサ３１１が、データベースから受け取ったデータを処理している。

物理チャネル処理を通るデータの流れを示すため、図１２は、ＦＤＤ送信に関するデータの好ましい流れの図である。図１２で、トランスポートチャネルが、符号化され、４でインターリーブされて２つの物理チャネルに入れられる。トランスポートチャネル＿１ １０２およびトランスポートチャネル＿２ １０４に関するデータが、トランスポートチャネル処理１０６にＳＭＡ伝送されて、処理１０６においてＣＲＣが追加され、データが符号ブロックにセグメント化される。ブロックが符号化され、レートマッチングが行われ、第１のインターリーブが実行される。送信チャネルデータ１０８〜１２２のブロックとしてのデータが、共有メモリに送られる。次に、データは、複合チャネル処理１２４に送られ、処理１２４において、フレーム当たり１回のレートでレートマッチングが行われ、第２のインターリーブが行われ、物理チャネルにセグメント化される。物理チャネルデータは、フレーム別の物理チャネル１２６〜１２８として並べられて共有メモリに送られる。次に、フレームデータ別の物理チャネルは、チップレート処理１３０に送られ、処理１３０において、フレームごとに拡散、スクランブルが行われ、フィルタ処理される。制御チャネルもそれぞれの生成されたフレームに付加される。

各チャネルプロセッサに関する一連の「ジョブ」が、ソフトウェアによってスケジュール設定され、共有メモリの中に保持されるリンクリストキューを介してプロセッサ群に与えられる。各処理ユニットは、共有メモリの中に存在する制御ブロック群を介して「ジョブ」を受け取る。各制御ブロックの内容は、そのブロックが制御を行うユニットの機能である。データ、およびデータの順序は、各ユニットの機能および仕様によって定義される。各制御ブロックにおけるエントリには、ユニットに関する制御パラメータ、ならびに入力データをポイントするアドレス、および出力データ位置に対するアドレスが含まれる。制御ブロックは、一緒にリンクして制御プロセッサのオーバーヘッドを小さくすることができる。

ＴＤＤモードにおける受信信号の物理レイヤ処理に関して、好ましいパラメータテーブルを表３に示す。

例えば、第２のインターリーブを無効にするのに、「ｌ２ Ｄｉｓａｂｌｅ」のビット１６を１に設定する。制御パラメータおよびデータのブロックが、共有メモリ３１５から受信複合チャネルプロセッサ３０３ブロックに伝送される。

図１３は、受信構成タイムライン７００を表している。フレームは、メッセージタイムライン７０２上のフレームマーカ７０３によって境界を定められている。受信信号がフレームＮ７０５でキャプチャされた場合、受信されたデータは、フレームＮ＋１ ７１１およびフレームＮ＋２ ７１３のフレーム中に処理される。フレームＮ＋３で、受信されたデータは、高位レイヤの処理に準備ができている。

時刻Ｎ−１ ７０３に、特定の受信されたフレームに関するハードウェア構成のためのソフトウェアパラメータが、保留中のデータベースの中で用意されていなければならない。時刻Ｎ７０９に、受信チップレートプロセッサ３０１が、そのデータをデータベースに入れる。時刻Ｎ＋１ ７１１に、受信複合チャネルプロセッサ３０３および受信トランスポートチャネルプロセッサ３０５から成る受信フレームプロセッサが、受信されたデータを処理し、次に、そのデータをより高位のレイヤに送る。

第３世代パートナーシッププロジェクト（３ＧＰＰ）の広帯域符号分割多重アクセス（Ｗ−ＣＤＭＡ）の標準の時分割双方向（ＴＤＤ）モードおよび周波数分割双方向（ＦＤＤ）モードに関する物理レイヤ処理を示す概念図である。 物理レイヤプロセッサを示す簡略図である。 共有メモリアービトレータ（ＳＭＡ）を示す高レベルのブロック図である。 ＦＤＤモードおよびＴＤＤモードで機能することができる物理レイヤプロセッサを示す簡略図である。 ＦＤＤユーザ装置またはノードＢ／基地局を示す簡略図である。 データがどのように共有メモリから送信プロセッサに移動されるかを示す図である。 １０ミリ秒時間間隔の構成限度を示すタイムラインのタイミング図である。 送信フレームソフトウェア構造を示す状態図である。 通常の制御ブロックの共有メモリアービタ（ＳＭＡ）ハードウェアレジスタおよび擬似メモリマップを示す図である。 制御プロセッサから共有メモリへのブロックローディングプロセスを示す流れ図である。 送信構成タイムラインを示すタイミング図である。 送信チャネル処理、複合チャネル処理、およびチップレート処理の間のデータフローを示す図である。 受信構成タイムラインを示すタイミング図である。

符号の説明

３０１ 受信チップレートプロセッサ
３０２ システムバス
３０３ 受信複合チャネルプロセッサ
３０５ 受信トランスポートチャネルプロセッサ
３０７ 送信トランスポートチャネルプロセッサ
３０９ 送信複合チャネルプロセッサ
３１１ 送信チップレートプロセッサ
３１３ 制御プロセッサ
３１４ 共有メモリ
３１５ 共有メモリ／共有メモリアービタ（ＳＭＡ）
６０１ アドレスレジスタ

Claims (9)

1. 無線通信システムにおいて使用するための複数のソフトウェアパラメータ化可能な制御ブロックおよび共有メモリにおけるデータ伝送を調整する共有メモリアービタ（ＳＭＡ）であって、
   物理レイヤトランスポート複合処理システム内の前記複数のソフトウェアパラメータ化可能な制御ブロックにパラメータおよびデータの伝送をロードするためのデータバスと、
   前記共有メモリと前記複数のソフトウェアパラメータ化可能な制御ブロックの間でパラメータおよびデータの伝送を要求するための複数のチャネル要求と、
   前記複数のソフトウェアパラメータ化可能な制御ブロックの間でデータおよびパラメータの伝送を許すＳＭＡからの複数の認可と、
   アドレスレジスタのインクリメントおよびデクリメントを行うデータストローブと
   を含むことを特徴とする共有メモリアービタ（ＳＭＡ）。
2. ソフトウェアパラメータ化可能な制御ブロック読み取りは、
   前記ソフトウェアパラメータ化可能な制御ブロックの少なくとも１つが、チャネル要求をアサートすること、
   ソフトウェアパラメータ化可能な制御ブロックの前記少なくとも１つが、前記ＳＭＡからの認可信号を待つこと、
   該少なくとも１つのソフトウェアパラメータ化可能な制御ブロックが、前記共有メモリからデータをストローブして前記データストローブがローカルレジスタに入るようにすること、および、
   前記ＳＭＡが、アドレスレジスタをインクリメントすること
   を備えることを特徴とする請求項１に記載のＳＭＡ。
3. ソフトウェアパラメータ化可能な制御ブロック書き込みは、
   前記ソフトウェアパラメータ化可能な制御ブロックの少なくとも１つが、チャネル要求をアサートすること、
   前記ＳＭＡレジスタが、該少なくとも１つのソフトウェアパラメータ化可能な制御ブロックからデータを書き込むこと、
   前記ＳＭＡが、認可信号をアサートすること、
   前記ＳＭＡが、メインメモリにデータを書き込み、アドレスレジスタをインクリメントすること、および、
   前記少なくとも１つのソフトウェアパラメータ化可能な制御ブロックが、該制御ブロックによって提供されたデータがメモリに書き込まれたことを示すＳＭＡからの前記認可信号を待つこと
   を含むことを特徴とする請求項１に記載のＳＭＡ。
4. ソフトウェアパラメータ化可能な制御ブロックポインタ読み取り書き込みは、
   少なくとも１つのソフトウェアパラメータ化可能な制御ブロックが、読み取り要求およびデータ要求を同時にアサートすること、
   前記ＳＭＡが、制御チャネルアドレスレジスタの中に現在、入っている第１のアドレスを使用して前記共有メモリから３２ビット語を読み取ること、
   前記ＳＭＡが、前記制御チャネルアドレスレジスタをインクリメントし、読み取られた値を第１のデータアドレスレジスタの中に格納すること、および、
   前記ＳＭＡが、認可信号をアサートして肯定応答する（acknowledge）こと
   を含むことを特徴とする請求項１に記載のＳＭＡ。
5. 前記ＳＭＡは、複数の制御プロセッサの少なくとも１つに接続されることを特徴とする請求項１に記載のＳＭＡ。
6. 少なくとも制御プロセッサは、デジタル信号プロセッサ（ＤＳＰ）であることを特徴とする請求項１に記載のＳＭＡ。
7. 少なくとも制御プロセッサは、アドバンストＲＩＳＣマシン（ＡＲＭ）であることを特徴とする請求項１に記載のＳＭＡ。
8. 制御プロセッサ読み取りは、
   制御プロセッサが、前記ＳＭＡに対して要求をアサートすること、
   前記ＳＭＡが、プロセッサ読み取り要求をアサートし、アドレス値を制御プロセッサに送ること、
   前記ＳＭＡ、指示、プロセッサ要求が、読み取り要求であること、および、
   前記ＳＭＡが、データのブロックを読み取ること
   を含むことを特徴とする請求項１に記載のＳＭＡ。
9. 制御プロセッサ書き込みが、
   制御プロセッサが、前記ＳＭＡに対して要求をアサートすること、
   前記ＳＭＡが、プロセッサ書き込み要求をアサートし、アドレス値を前記制御プロセッサに送ること、
   前記ＳＭＡ、指示、プロセッサ要求が、書き込み要求であること、および、
   前記ＳＭＡが、データのブロックを書き込むこと
   を含むことを特徴とする請求項１に記載のＳＭＡ。

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