KR20030092520A - Method of forming gate for semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 배선 형성 방법에 관한 것으로, 특히 구리(Cu)의 화학적기계적연마(CMP) 공정후의 균일도를 향상시킬 수 있는 반도체 소자의 배선 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a wiring of a semiconductor device, and more particularly, to a method of forming a wiring of a semiconductor device capable of improving the uniformity after a chemical mechanical polishing (CMP) process of copper (Cu).
반도체 소자의 고집적화에 따라, 배선의 설계가 자유롭고 용이하며, 배선의 저항을 여유롭게 할 수 있는 배선 기술에 관한 연구가 활발히 진행되고 있다. 이중 종래의 양각공정으로 인한 배선 또는 게이트 사이의 브리지 현상을 방지하기 위하여, 데머신 공정을 적용하였다. 이러한 데머신 공정은 배선 또는 게이트의 형태로 홀을 형성한 후 금속등을 완전히 매립시켜 형성하기 때문에 배선 또는 게이트 사이의 브리지 현상이 방지된다.BACKGROUND ART With the high integration of semiconductor devices, studies on wiring technologies that can freely and easily design wirings and allow the resistance of wirings to be relaxed are actively conducted. In order to prevent the bridge phenomenon between the wiring or the gate due to the conventional embossing process, a demachine process is applied. In the demachine process, since a hole is formed in the form of a wiring or a gate and then a metal is completely embedded, the bridge phenomenon between the wiring or the gate is prevented.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 배선 형성 방법을 설명하기 위한 제조공정 단면도로서, 더미(dummy)가 없는 경우를 나타낸 것이다.1A to 1D are cross-sectional views of a manufacturing process for explaining a method of forming a wiring of a semiconductor device according to the prior art, and show a case where there is no dummy.
먼저, 도 1a를 참조하면, 웨이퍼상부에 산화막(1)을 형성한 후 트랜치 패턴(2)을 형성하기 위한 사진(photo) 및 식각(etch) 공정을 진행한 후 구리 배리어(barrier) 및 구리(Cu)(3)를 증착한 후의 상태를 나타낸다.First, referring to FIG. 1A, after the oxide film 1 is formed on a wafer, a photo barrier and a etching process for forming the trench pattern 2 are performed, and then a copper barrier and copper ( The state after depositing Cu) (3) is shown.
도 1a에 도시된 바와 같이, 패턴(pattern)의 크기가 작고 조밀(dense)한 부분에서는 구리 전도(electroplating)의 특성상 구리의 돌출부(3a)가 발생됨을 볼 수 있다.As shown in FIG. 1A, it can be seen that a protrusion 3a of copper is generated due to the characteristics of copper electroplating in a small and dense portion of the pattern.
도 1b는 도 1a의 웨이퍼를 연마하는 중간단계의 상태를 나타낸 것으로, 중간단계에서 구리(Cu)의 돌출부(3a)가 심한 영역에서 구리 잔류물(3b)이 남아 있는 상태를 나타낸 것이다.FIG. 1B illustrates a state of an intermediate step of polishing the wafer of FIG. 1A, in which a copper residue 3b remains in a region where the protrusion 3a of copper (Cu) is severe in the intermediate step.
도 1c는 도 1b의 웨이퍼를 연마한 후 구리 잔류물(3b)을 모두 제거한 상태를 나타낸 단면도이다. 하지만, 도 1c에 도시된 바와 같이, 상기 구리 잔류물(3b)을 제거하기 위하여 과연마에 의해 큰 선폭을 갖는 구리 패드(pad) 또는 라인(line)에서 구리의 디싱(dishing)(4)이 발생하고, 패턴의 밀도 및 크기가 어느정도 이상인 영역에서는 부식(5)이 발생된다.FIG. 1C is a cross-sectional view illustrating a state in which all of the copper residues 3b are removed after polishing the wafer of FIG. 1B. However, as shown in FIG. 1C, dishing 4 of copper occurs in a copper pad or line having a large line width by overpolishing to remove the copper residue 3b. In the region where the density and size of the pattern are somewhat higher than each other, corrosion 5 occurs.
도 1d는 도 1c 상의 웨이퍼에 추가 연마를 실시하여 구리 배리어(barrier)를 모두 제거하는 단계를 나타낸 단면도이다. 이러한 공정에 의해, 큰 선폭을 갖는 구리 영역에서는 더욱 심한 디싱(7)이 발생하고, 구리 라인의 어레이 영역에서는 더욱 심한 부식(6)(8)이 발생된다.FIG. 1D is a cross-sectional view illustrating the removal of all of the copper barrier by performing further polishing on the wafer on FIG. 1C. By this process, more severe dishing 7 occurs in the copper region having a large line width, and more severe corrosion 6, 8 occurs in the array region of the copper line.
도 1a 내지 도 1d와 같이, 더미(dummy)를 적용하지 않는 경우의 문제를 행결하기 위하여, 도 2a 내지 도 2d는 더미를 삽입한 것을 나타낸 것이다.1A to 1D, in order to resolve the problem of not applying a dummy, FIGS. 2A to 2D show that a dummy is inserted.
종래에 구리(Cu) 화학적기계적연마(chemical mechanical polishing; CMP)의 균일성(uniformity)의 향상을 위해 더미(dummy)를 사용하는 방식은 일정한 크기의 더미 및 조밀한 더미를 큰 선폭을 갖는 구리 라인 또는 큰 산화막 영역에 삽입하는 방식이다. 이러한 방식은 큰 선폭의 구리 라인의 경우 디싱(dishing)을 방지하는 역할을 한다.Conventionally, a method using a dummy to improve the uniformity of copper (Cu) chemical mechanical polishing (CMP) is a copper line having a large line width of a constant sized pile and a dense pile. Or inserting into a large oxide region. This approach prevents dishing in the case of large line width copper lines.
또한, 큰 산화막에 적용되는 구리 더미의 경우도 산화막 영역에서의 부식(erosion)을 어느정도 가능하게 하여 전체적인 다이 레벨(die level) 및 웨이퍼 레벨(wafer level)의 연막 균일도가 향상되는 장점을 가진다.In addition, even in the case of a copper pile applied to a large oxide film, there is an advantage in that the uniformity of the overall die level and wafer level is improved by enabling a certain degree of erosion in the oxide film region.
그러면, 도 2a 내지 도 2d를 참조하여 더미를 사용한 반도체 소자의 배선 형성 방법에 대해 설명하기로 한다.Next, a wiring forming method of a semiconductor device using a dummy will be described with reference to FIGS. 2A to 2D.
먼저, 도 2a를 참조하면, 웨이퍼 상부에 산화막(11)을 형성한 후 트랜치 패턴(12)을 형성하기 위한 사진(photo) 및 식각(etch) 공정을 진행한 후 구리 배리어(barrier) 및 구리(Cu)(13)를 증착한 후의 상태를 나타낸다.First, referring to FIG. 2A, after the oxide film 11 is formed on the wafer, a photo barrier and a etching process for forming the trench pattern 12 are performed, and then a copper barrier and copper ( The state after depositing Cu) 13 is shown.
도 2a에 도시된 바와 같이, 패턴(pattern)의 크기가 작고 조밀(dense)한 부분에서는 구리 전도(electroplating)의 특성상 구리의 돌출부(13a)가 발생됨을 볼 수 있다. 그리고, 큰 선폭을 갖는 구리 영역에 유전체 더미(14) 및 구리 더미(15)를 삽입한 상태를 보여주나, 종래의 더미 크기인 1∼7㎛정도의 크기에서는 구리(Cu)의 과도매립(superfilling)의 특성상 구리의 돌출부가 발생하지 않음을 보여준다.As shown in FIG. 2A, it can be seen that a protrusion 13a of copper is generated due to the characteristics of copper electroplating in a small and dense portion of the pattern. In addition, the dielectric pile 14 and the copper pile 15 are inserted into the copper region having a large line width, but the superfilling of copper (Cu) is performed at a size of about 1 to 7 μm, which is a conventional dummy size. ) Shows that the protrusion of copper does not occur.
도 2b는 도 2a의 웨이퍼를 연마하는 중간단계의 상태를 나타낸 것으로, 중간단계에서 구리(Cu)의 돌출부(13a)가 심한 영역에서 구리 잔류물(13b)이 남아 있는 상태를 나타낸 것이다.FIG. 2B illustrates a state of an intermediate step of polishing the wafer of FIG. 2A, in which a copper residue 13b remains in a region in which the protrusion 13a of copper (Cu) is severe.
도 2c는 도 2b의 웨이퍼를 연마한 후 구리 잔류물(13b)을 모두 제거한 상태를 나타낸 단면도이다. 하지만, 도 2c에 도시된 바와 같이, 상기 구리 잔류물(13b)을 제거하기 위하여 과연마에 의해 큰 선폭을 갖는 구리 패드(pad) 또는 라인(line)에서 구리의 디싱(dishing)(14)이 발생하고, 패턴의 조밀도 및 크기가 어느정도 이상인 영역에서는 부식(15)이 발생된다.FIG. 2C is a cross-sectional view illustrating a state in which all copper residues 13b are removed after polishing the wafer of FIG. 2B. However, as shown in FIG. 2C, dishing 14 of copper occurs in a copper pad or line having a large line width by overpolishing to remove the copper residue 13b. In addition, the corrosion 15 is generated in a region where the density and size of the pattern are somewhat higher.
도 2d는 도 2c 상의 웨이퍼에 추가 연마를 실시하여 구리 배리어(barrier)를 모두 제거하는 단계를 나타낸 단면도이다. 이러한 공정에 의해, 구리 잔유물 영역 및 구리 라인 어레이 영역에서 심한 부식(16)(17)이 발생된다.FIG. 2D is a cross-sectional view illustrating a step of further polishing the wafer on FIG. 2C to remove all copper barriers. This process causes severe corrosion 16, 17 in the copper residue region and the copper line array region.
이와 같이, 종래기술에 따른 반도체 소자의 배선 형성 방법은 더미(dummy)를 사용해도 구리의 부식 및 디싱(dishing)에 기인하는 다이 레벨(die level) 및 웨이퍼 레벨(wafer level)의 균일성은 크게 악하되는 문제점이 있었다. 이러한 문제는 주로 구리(Cu)의 과도매립(superfilling)에서 구리 돌출부(protrusion)가 패턴의 조밀도 및 크기에 따라 다이 내에서 변화됨에 의해 발생되기도 하고, 메탈 라인의 폭 및 간격이 메탈 더미(metal dummy) 및 다이일렉트릭 더미(dielectric dummy)를 형성시키기엔 부족한 거리만큼 떨어져 있는 경우 이 영역에서 심각한 부식이 발생되기도 하는 문제점이 있었다.As described above, in the method of forming a wiring of a semiconductor device according to the related art, even if a dummy is used, the uniformity of the die level and the wafer level caused by corrosion and dishing of copper is greatly bad. Ha had a problem. This problem is often caused by copper extrusion in the die, depending on the density and size of the pattern in the superfilling of copper, and the width and spacing of the metal lines are There is a problem that serious corrosion occurs in this area when the distance is insufficient to form a dummy and a electric dummy.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 마스크(mask)를 제작하기 전에 패턴의 조밀도 및 크기에 따른 구리(Cu)의 돌출부를 고려하여, 스마트 구리 더미(smart Cu dummy)와 스마트 다이일렉트릭 더미(smart dielectric dummy)의 위치, 조밀도 및 크기를 정하여 패턴(pattern) 사이에 삽입하고 패턴을 변형시킴으로서, 구리(Cu)의 화학적기계적연마(CMP) 공정 후 균일도를 향상시킨 반도체 소자의 배선 형성 방법을 제공하는데 있다.Accordingly, the present invention has been made to solve the above problems, and an object of the present invention is to consider the protrusion of copper (Cu) according to the density and size of the pattern before fabricating the mask, smart smart dummy (smart) By determining the position, density and size of the Cu dummy and the smart dielectric dummy, inserting them between the patterns and modifying the pattern, the uniformity after the chemical mechanical polishing (CMP) process of copper (Cu) The present invention provides an improved wiring forming method of a semiconductor device.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 배선 형성 방법을 설명하기 위한 공정 단면도1A to 1D are cross-sectional views illustrating a method of forming a wiring of a semiconductor device according to the prior art.
도 2a 내지 도 2d는 종래 기술에 따른 반도체 소자의 배선 형성 방법을 설명하기 위한 공정 단면도2A to 2D are cross-sectional views illustrating a method of forming a wiring of a semiconductor device according to the prior art.
도 3a 내지 도 3c는 본 발명의 실시예에 의한 반도체 소자의 배선 형성 방법을 설명하기 위한 공정 단면도3A to 3C are cross-sectional views illustrating a method of forming wirings in a semiconductor device in accordance with an embodiment of the present invention.
도 4a 내지 도 4c는 본 발명의 실시예에 의한 반도체 소자의 다른 배선 형성 방법을 설명하기 위한 공정 단면도4A to 4C are cross-sectional views illustrating another wiring forming method of a semiconductor device in accordance with an embodiment of the present invention.
도 5a 내지 도 5c는 본 발명의 실시예에 의한 반도체 소자의 또다른 배선 형성 방법을 설명하기 위한 공정 단면도5A through 5C are cross-sectional views illustrating still another wiring forming method of a semiconductor device in accordance with some embodiments of the inventive concepts.
(도면의 주요부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)
21 : 산화막22 : 트렌치 패턴21 oxide film 22 trench pattern
23 : 구리 더미24 : 다이일렉트릭 더미23: copper pile 24: electric pile
25 : 구리층25a : 구리 돌출부25 copper layer 25a copper protrusion
25b : 구리 잔류물30 : 구리 라인25b: copper residue 30: copper line
31 : 구리 더미31: copper pile
32 : 메탈 라인의 간격이 넓은 영역32: wide area of metal lines
33 : 조밀한 더미 패턴34 : 더미33: Dense Pile Pattern 34: Dummy
35 : 변형된 더미35: deformed dummy
41 : 큰 선택폭을 갖는 구리 더미42 : 다이일렉트릭 더미41: copper pile having a large selection 42: electric pile
43 : 메탈 라인의 간격이 넓은 영역44 : 조밀한 메탈 라인43: wide area of the metal line 44: dense metal line
45 : 간격이 조밀한 다이일렉트릭 더미 패턴45: Compact Dummy Electric Dummy Pattern
46 : 다이일렉트릭 더미47 : 변형된 다이일렉트릭 더미46: electric dummy 47: deformed electric dummy
상기 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 배선 형성 방법은The wiring forming method of the semiconductor device according to the present invention for achieving the above object is
웨이퍼 기판위에 소정 두께의 절연막을 형성하고 사진 및 식각 공정을 진행하여 웨이퍼 기판상부의 일정영역에 메탈 라인 및 비아홀을 형성하기위한 트렌치를 형성하는 단계와,Forming a trench for forming metal lines and via holes in a predetermined region on the wafer substrate by forming an insulating film having a predetermined thickness on the wafer substrate and performing a photo and etching process;
상기 구조물 위에 메탈 배리어 및 메탈을 형성하는 단계와,Forming a metal barrier and a metal on the structure;
상기 트렌치 이외의 영역에 형성된 메탈을 제거하기위해 화학적기계적연마 공정을 진행하는 단계를 구비하며,And performing a chemical mechanical polishing process to remove metal formed in regions other than the trench,
상기 메탈의 화학적기계적연마(CMP) 공정시 상기 메탈의 부식 및 디싱을 방지하기 위하여, 더미 패턴 사이에 더미 패턴 또는 변형된 더미 패턴을 삽입하되, 조밀한 더미 패턴 사이에는 주변 패턴의 형태 및 크기에 따라 상기 더미 패턴 또는 상기 변형된 더미 패턴을 삽입하는 단계를 더 구비한 것을 특징으로 한다.In order to prevent corrosion and dishing of the metal during the chemical mechanical polishing (CMP) process of the metal, a dummy pattern or a modified dummy pattern is inserted between the dummy patterns, and the shape and size of the peripheral pattern are interposed between the dummy dummy patterns. The method may further include inserting the dummy pattern or the modified dummy pattern.
상기 조밀한 더미 패턴의 크기는 라인(line) 및 스패이스(space)를 기준으로 패턴 내에서 가장 조밀한 패턴의 크기인 것을 특징으로 한다.The size of the dense dummy pattern is characterized in that the size of the most compact pattern in the pattern on the basis of lines (space) and space (space).
상기 변형된 더미 패턴의 크기는 0.5∼10㎛이고, 스패이스(space)는 0.5∼10㎛인 것을 특징으로 한다.The modified dummy pattern may have a size of 0.5 to 10 μm, and a space of 0.5 to 10 μm.
상기 소정 두께는 5000∼10000Å 인 것을 특징으로 한다.The said predetermined thickness is characterized by being 5000-10000 Pa.
상기 메탈은 구리인 것을 특징으로 한다.The metal is characterized in that the copper.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.
도 3a 내지 도 3c는 본 발명의 실시예에 의한 반도체 소자의 배선 형성 방법을 설명하기 위한 공정 단면도로서, 구리 더미(Cu dummy)(23) 및 다이일렉트릭 더미(dielectric dummy)(24)를 충진(filling)하는 방식을 나타낸 것이다.3A to 3C are cross-sectional views illustrating a method of forming a wiring of a semiconductor device according to an exemplary embodiment of the present invention, in which a copper dummy 23 and a electric dummy 24 are filled ( It shows how to fill.
먼저, 도 3a를 참조하면, 웨이퍼 상부에 산화막(21)을 형성한 후 트렌치 패턴(22)을 형성하기 위한 사진(photo) 및 식각(etch) 공정을 진행한 후, 구리 더미(Cu dummy)(23) 및 다이일렉트릭 더미(dielectric dummy)(24)를 충진(filling)시킨다. 이때, 상기 스마트 구리 더미(23)와 스마트 다이일렉트릭 더미(24)의 충진은 종래의 방식에서 처럼 1∼10㎛ 정도의 크기로 고정된 형태의 더미를 삽입하는 방식이 아니고, 패턴의 조밀도 및 크기에 따른 구리(Cu)(25)의 돌출부를 고려하여, 스마트 구리 더미(smart Cu dummy)와 스마트 다이일렉트릭 더미(smart dielectric dummy)의 위치와 조밀도 및 크기를 정하여 패턴(pattern) 사이에 삽입한다.First, referring to FIG. 3A, after the oxide film 21 is formed on the wafer, a photo and etching process for forming the trench pattern 22 is performed, and then a Cu dummy ( 23) and the electric dummy 24 are filled. In this case, the filling of the smart copper dummy 23 and the smart electric dummy 24 is not a method of inserting a dummy of a fixed shape with a size of about 1 to 10 μm, as in the conventional method, and the density of the pattern and Considering the protrusion of copper (Cu) 25 according to the size, the position, density and size of the smart Cu dummy and the smart dielectric dummy are determined and inserted between the patterns. do.
그 다음, 상기 구조물 위에 구리(Cu)(25)를 과도매립 시킨다. 이러한 방법에 의하여, 도 3a에서는 구리(25)의 과도매립 후 구리의 돌출부의 균일도를 향상시킨 상태를 보여준다.Then, the copper (Cu) (25) is overfilled on the structure. In this way, Figure 3a shows a state in which the uniformity of the protrusion of the copper after the overfilling of the copper 25 is improved.
도 3b는 도 3a의 웨이퍼를 연마하는 중간단계의 상태를 나타낸 도면으로, 중간단계에서 구리 돌출부(25a)가 심한 영역에서 약간의 구리 잔류물(25b)이 남아 있다. 이로 인해, 화학적기계적연마(CMP)에 의한 구리 잔류물(25b)의 제거가 필요하다.FIG. 3B shows an intermediate step of polishing the wafer of FIG. 3A, with some copper residue 25b remaining in the region where the copper protrusion 25a is severe in the intermediate step. This requires the removal of the copper residue 25b by chemical mechanical polishing (CMP).
도 3c는 도 3b의 웨이퍼를 연마한 후 구리 잔류물(25b)을 완전히 제거한 상태를 나타낸 단면도이다. 이러한 과연마시 구리 돌출부의 정도가 다이 레벨에서 비교적 균일하므로 부식(erosion) 및 디싱(dishing)이 크게 완화된 상태를 나타낸다.3C is a cross-sectional view illustrating a state in which the copper residue 25b is completely removed after polishing the wafer of FIG. 3B. The extent of copper overhang during this overabrasion is relatively uniform at the die level, indicating a significant relaxation of erosion and dishing.
도 4a 내지 도 4c는 본 발명의 실시예에 의한 반도체 소자의 다른 배선 형성 방법을 설명하기 위한 공정 단면도로서, 구리 더미(Cu dummy)(31)를 충진(filling)한 예를 나타낸 것이다.4A to 4C are cross-sectional views illustrating another wiring forming method of a semiconductor device in accordance with an embodiment of the present invention, and show an example of filling a copper dummy 31.
먼저, 도 4a는 구리 라인(30) 사이에 구리 더미(31)를 삽입한 상태를 나타낸다. 도시된 바와 같이, 구리 더미(31)의 크기(space/width)는 모두 동일함을 볼 수 있다.First, FIG. 4A shows a state in which a copper dummy 31 is inserted between the copper lines 30. As shown, it can be seen that the size (space / width) of the copper pile 31 is all the same.
도 4b는 도 4a의 더미 형성시 발생할 수 있는 화학적기계적연마(CMP)의 균일성의 문제를 해결하고자 스마트 구리 더미를 형성한 후의 상태를 나타낸다. 도시된 바와 같이, 메탈 라인 사이의 간격이 넓은 영역(32)에서는 구리 돌출부가 없다. 그러므로, 이 영역(32)에서 화학적기계적연마(CMP) 공정후에는 심하게 부식이 일어날 것이다. 이러한 현상을 방지하기 위해 이렇게 메탈 라인이 넓은 영역(32)의 바로 옆에는 메탈의 간격이 조밀한 더미 패턴(33)을 배치한다. 또한, 적절한 돌출부 상태를 유지하기위해, 조밀한 패턴(33) 사이에 기존에 사용하는 더미(34)를 상용할 수 있고, 도 4c와 같이 변형된 더미(35)를 상용할 수 있다.FIG. 4B illustrates a state after forming a smart copper pile in order to solve a problem of chemical mechanical polishing (CMP) uniformity that may occur when forming the dummy of FIG. 4A. As shown, there are no copper protrusions in the large area 32 between the metal lines. Therefore, severe corrosion will occur after the chemical mechanical polishing (CMP) process in this region 32. In order to prevent such a phenomenon, a dummy pattern 33 having a tight spacing of metal is disposed right next to the region 32 where the metal line is wide. In addition, in order to maintain an appropriate protrusion state, the existing dummy 34 may be used between the dense patterns 33, and the modified dummy 35 may be used as shown in FIG. 4C.
도 4c는 조밀한 더미 패턴(33) 사이에 변형된 더미(35)가 형성된 것을 나타낸 것이다. 이때, 변형된 더미(35)의 모양은 여러가지 다양한 형태의 더미를 사용할 수 있다.4C shows that the deformed dummy 35 is formed between the dense dummy patterns 33. At this time, the shape of the modified dummy 35 may use a variety of different types of dummy.
도 5a 내지 도 5c는 본 발명의 실시예에 의한 반도체 소자의 또다른 배선 형성 방법을 설명하기 위한 공정 단면도로서, 다이일렉트릭 더미(Cu dummy)(42)를 충진(filling)한 예를 나타낸 것이다.5A to 5C are cross-sectional views illustrating a method of forming another wiring of a semiconductor device according to an exemplary embodiment of the present invention. FIG. 5A to 5C illustrate an example in which a Cu dummy 42 is filled.
먼저, 도 5a는 큰 선폭을 갖는 구리 라인(41) 사이에 다이일렉트릭 더미(42)를 삽입한 상태를 나타낸다. 도시된 바와 같이, 다이일렉트릭 더미(42)의 크기(space/width)는 모두 동일하다.First, FIG. 5A shows a state where the electric dummy 42 is inserted between the copper lines 41 having a large line width. As shown, the spaces / widths of the electric dummy 42 are all the same.
도 5b는 도 5a의 더미 형성시 발생할 수 있는 화학적기계적연마(CMP) 공정시 균일성의 문제를 해결하고자 스마트 구리 더미를 형성한 후의 상태를 나타낸다. 도시된 바와 같이, 구리 라인 사이의 간격이 넓은 영역(43)에서는 구리 돌출부가 없다. 이 때문에 이 영역(43)에서 화학적기계적연마(CMP) 공정 후 심하게 디싱(dishing)이 될 것이다. 이러한 형상을 방지하기위해, 메탈 라인이 넓은 영역(43)에서는 주변의 조밀한 메탈 라인(44)의 위치를 고려하여 간격이 조밀한 다이일렉트릭 더미 패턴(45)을 배치한다. 또한, 적절한 돌출부의 상태를 유지하기위해 조밀한 패턴 사이에 기존에 사용하는 다이일렉트릭 더미(46)를 사용할 수도 있고, 도 5c와 같이 변형된 다이일렉트릭 더미(47)를 사용할 수도 있다.FIG. 5B illustrates a state after forming a smart copper pile in order to solve a problem of uniformity in a chemical mechanical polishing (CMP) process that may occur when forming the dummy of FIG. 5A. As shown, there is no copper protrusion in the wide area 43 between the copper lines. This will result in severe dishing in this region 43 after the chemical mechanical polishing (CMP) process. In order to prevent such a shape, in the region 43 where the metal lines are wide, the dense electric dummy patterns 45 are disposed in consideration of the positions of the dense metal lines 44 around the metal lines 44. In addition, the existing electric dummy 46 may be used between the dense patterns to maintain the state of the proper protrusion, or the modified electric dummy 47 may be used as shown in FIG. 5C.
도 5c는 조밀한 더미 패턴 사이에 변형된 다이일렉트릭 더미(47)가 형성된 것을 나타낸 것이다. 이때, 변형된 다이일렉트릭 더미(47)의 모양은 여러가지 다양한 형태의 더미를 사용할 수 있다.5C shows that the deformed electric dummy 47 is formed between the dense dummy patterns. In this case, the deformed electric dummy 47 may use various types of dummy.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체 소자의 배선 형성 방법에 의하면, 마스크를 제작하기 전에 패턴의 조밀도 및 크기에 따른 구리(Cu)의 돌출부를 고려하여, 스마트 구리 더미(smart Cu dummy)와 스마트 다이일렉트릭 더미(smart dielectric dummy)의 위치, 조밀도 및 크기를 정하여 패턴(pattern) 사이에 삽입하고 패턴을 변형시킴으로서, 구리(Cu)의 화학적기계적연마(CMP) 공정 후 균일도를 향상시킬 수 있는 효과가 있다.As described above, according to the wiring forming method of the semiconductor device according to the present invention, before fabricating the mask, in consideration of the protrusion of copper (Cu) according to the density and size of the pattern, a smart Cu dummy By defining the position, density and size of the and the smart dielectric dummy, inserting it between the patterns and modifying the pattern, the uniformity can be improved after the chemical mechanical polishing (CMP) process of copper (Cu). It has an effect.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.In addition, this invention is not limited to the said Example, It can variously deform and implement within the range which does not deviate from the technical summary of this invention.
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