KR100635872B1 - A method for forming a metal line of semiconductor device - Google Patents
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Abstract
본 발명은 반도체소자의 금속배선 형성방법에 관한 것으로, 특히 다마신 ( damascene ) 공정을 이용한 금속배선 형성공정시 디싱 ( dishing ) 현상 및 부식 ( erosion ) 현상을 방지하며 금속배선을 형성하기 위하여, 반도체기판 상에 층간절연막을 형성하고 상기 층간절연막의 금속배선으로 예정된 영역 상측에 도트패턴 형태로 상기 층간절연막을 남기는 트렌치를 형성한 다음, 상기 트렌치를 매립하는 금속배선 물질층으로 전체표면상부에 증착하고 CMP 공정을 진행하여 금속배선을 형성하는 공정으로 후속공정을 용이하게 하고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 기술이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming metal wiring of a semiconductor device, and in particular, to form a metal wiring while preventing dishing and erosion during a metal wiring forming process using a damascene process. Forming an interlayer insulating film on a substrate, and forming a trench to leave the interlayer insulating film in the form of a dot pattern on the upper portion of the predetermined region of the metal wiring of the interlayer insulating film, and then deposited on the entire surface with a metal wiring material layer filling the trench. It is a technology to facilitate the subsequent process and improve the characteristics and reliability of the semiconductor device according to the process of forming a metal wiring by the CMP process.
Description
도 1a 및 도 1b 는 종래기술의 제1실시예에 따른 반도체소자의 금속배선 형성방법을 도시한 평면도 및 단면도.1A and 1B are a plan view and a cross-sectional view showing a metal wiring forming method of a semiconductor device according to a first embodiment of the prior art;
도 2a 및 도 2b 는 종래기술의 제2실시예에 따른 반도체소자의 금속배선 형성방법을 도시한 평면도 및 단면도.2A and 2B are a plan view and a cross-sectional view showing a metal wiring forming method of a semiconductor device according to a second embodiment of the prior art;
도 3a 및 도 3b 는 본 발명의 제1실시예에 따른 반도체소자의 금속배선 형성방법을 도시한 평면도 및 단면도.3A and 3B are a plan view and a cross-sectional view showing a metal wiring forming method of a semiconductor device according to a first embodiment of the present invention.
도 4a 및 도 4b 는 본 발명의 제2실시예에 따른 반도체소자의 금속배선 형성방법을 도시한 평면도 및 단면도.4A and 4B are a plan view and a cross-sectional view showing a metal wiring forming method of a semiconductor device according to a second embodiment of the present invention.
< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>
11,15,21,31 : 금속배선 17,23,35 : 층간절연막11,15,21,31:
33 : 보조패턴33: auxiliary pattern
본 발명은 반도체소자의 금속배선 형성방법에 관한 것으로, 특히 다마신 ( damascene ) 공정을 이용한 금속배선 형성공정시 디싱 ( dishing ) 현상 및 부식 ( erosion ) 현상을 방지하며 금속배선을 형성할 수 있도록 하는 기술에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming metal wiring in a semiconductor device, and in particular, to prevent dishing and erosion during metal wiring formation using a damascene process and to form metal wiring. It's about technology.
일반적으로 반도체 메모리 소자는 하나의 캐패시터와 하나의 트랜지스터로 구성한다. In general, a semiconductor memory device is composed of one capacitor and one transistor.
그리고, 상기 하나의 캐패시터와 하나의 트랜지스터를 회로적으로 구동시키기 위하여 금속배선을 필요로 한다.In addition, a metal wiring is required to circuitly drive the one capacitor and one transistor.
종래기술에 따른 금속배선 형성방법은, 반도체기판 상부에 워드라인, 비트라인 및 캐패시터가 구비되는 하부절연층을 형성하고 그 상부에 금속배선 물질을 형성한 다음, 이를 패터닝하여 금속배선을 형성하고 층간절연막을 형성하였다.In the method of forming a metal wiring according to the related art, a lower insulating layer including a word line, a bit line, and a capacitor is formed on a semiconductor substrate, and a metal wiring material is formed thereon, and then patterned to form a metal wiring and interlayer. An insulating film was formed.
그러나, 반도체소자가 고집적화되어 미세화된 금속배선을 형성하게 됨에 따라 금속배선 마스크를 이용한 식각공정으로 금속배선을 형성하는 것은 예정된 크기의 패턴을 형성할 수 없게 되었다.However, as semiconductor devices are highly integrated to form micronized metal wirings, forming metal wirings by an etching process using a metal wiring mask cannot form a pattern having a predetermined size.
최근에는 고집적화에 충분한 미세패턴을 형성할 수 있도록 층간절연막을 먼저 형성하고 금속배선이 형성될 영역의 상기 층간절연막을 식각하고 상기 층간절연막의 식각된 부분을 금속배선 물질로 매립하는 다마신 방법으로 금속배선을 형성하였다.Recently, the interlayer insulating film is first formed so as to form a fine pattern sufficient for high integration, and the interlayer insulating film is etched in the region where the metal wiring is to be formed, and the etched portion of the interlayer insulating film is filled with a metal wiring material by a damascene method. Wiring was formed.
도 1a 및 도 1b 는 종래기술의 제1실시예에 따른 반도체소자의 금속배선 형성방법을 도시한 평면도 및 단면도로서, 도 1b 는 상기 도 1a 의 선 ⓐ-ⓐ 에 따라 형성된 금속배선을 도시한 것이다. 1A and 1B are plan and cross-sectional views illustrating a method for forming metal wirings of a semiconductor device according to a first embodiment of the prior art, and FIG. 1B illustrates metal wirings formed along the line ⓐ-ⓐ of FIG. 1A. .
도 1a 및 도 1b를 참조하면, 반도체기판(도시안됨) 상에 반도체소자의 활성영역을 정의하는 소자분리막(도시안됨), 워드라인(도시안됨), 비트라인(도시안됨) 및 캐패시터(도시안됨)를 각각 형성하고 그 상부를 평탄화시키는 하부절연층(도시안됨)을 형성한다. 1A and 1B, an isolation layer (not shown), a word line (not shown), a bit line (not shown), and a capacitor (not shown) defining an active region of a semiconductor device on a semiconductor substrate (not shown) are illustrated. ) Are formed and a lower insulating layer (not shown) is formed to planarize the top thereof.
그리고, 상기 하부절연층 상부에 층간절연막(도시안됨)을 형성한다. An interlayer insulating film (not shown) is formed on the lower insulating layer.
그리고, 금속배선 콘택마스크 및 금속배선 마스크(도시안됨)를 이용한 사진식각공정으로 금속배선이 형성될 영역의 층간절연막을 식각한다. The interlayer insulating film of the region where the metal wiring is to be formed is etched by a photolithography process using a metal wiring contact mask and a metal wiring mask (not shown).
그 다음, 상기 층간절연막 간을 매립하는 금속배선 물질층인 구리층을 전체표면상부에 형성한다. A copper layer, which is a metal wiring material layer, is then formed over the entire surface of the interlayer insulating film.
그리고, 상기 금속배선 물질층을 CMP 하여 상기 층간절연막 간을 매립하는 금속배선(11)을 구리층으로 형성한다. In addition, the metal wiring material layer CMP is formed to fill the interlayer insulating film between the
그러나, 상기 금속배선(11)은 절연특성을 향상시키기 위하여 상기 층간절연막 상부의 금속배선 물질층을 완전히 제거하는 CMP(Chemical mechanically polished) 공정을 진행하게되면, 상기 층간절연막(13)과 단차를 갖게 되는 디싱 ( dishing ) 현상이 유발된다. However, when the
도 2a 및 도 2b 는 종래기술의 제2실시예에 따른 반도체소자의 금속배선 형성방법을 도시한 평면도 및 단면도로서, 도 2b 는 상기 도 2a 의 선 ⓑ-ⓑ 에 따라 형성된 금속배선을 도시한 것이다. 2A and 2B are plan and cross-sectional views illustrating a method for forming metal wirings of a semiconductor device in accordance with a second embodiment of the prior art, and FIG. 2B illustrates metal wirings formed along the line ⓑ-ⓑ of FIG. 2A. .
도 2a 및 도 2b를 참조하면, 반도체기판(도시안됨) 상에 반도체소자의 활성영역을 정의하는 소자분리막(도시안됨), 워드라인(도시안됨), 비트라인(도시안됨) 및 캐패시터(도시안됨)를 각각 형성하고 그 상부를 평탄화시키는 하부절연층(도시 안됨)을 형성한다. 2A and 2B, an isolation layer (not shown), a word line (not shown), a bit line (not shown), and a capacitor (not shown) defining an active region of a semiconductor device on a semiconductor substrate (not shown) are illustrated. ), And a lower insulating layer (not shown) is formed to planarize the top thereof.
그리고, 상기 하부절연층 상부에 층간절연막(17)을 형성한다. An
그리고, 금속배선 콘택마스크 및 금속배선 마스크(도시안됨)를 이용한 사진식각공정으로 금속배선이 형성될 영역의 층간절연막(17)을 식각한다. The
이때, 상기 금속배선으로 예정된 영역의 식각공정은 라인/스페이스 형태로 금속배선을 형성할 수 있도록 상기 층간절연막(17)에 다수의 트렌치가 구비되는 형태로 형성한 것이다.In this case, the etching process of the region intended as the metal wiring is formed in the form of a plurality of trenches in the
그 다음, 상기 층간절연막(17)에 형성된 트렌치를 매립하는 금속배선 물질층(15)인 구리층을 전체표면상부에 형성한다. Then, a copper layer, which is a metal
그리고, 상기 금속배선 물질층을 CMP 하여 상기 층간절연막 간을 매립하는 금속배선을 구리층으로 형성하되, 라인/스페이스 형태로 형성한다.In addition, the metal wiring material layer is formed by CMP to form a metal wiring for filling the interlayer insulating layer between the copper layers, but in a line / space form.
그러나, 상기 금속배선 물질층(15)은 이웃한 산화막, 즉 층간절연막(17)의 반응으로 부식 ( erosion ) 현상이 유발되어 평탄화되지 못한 상부구조를 형성하게 된다. However, the
상기한 바와같이 종래기술에 따른 반도체소자의 금속배선 형성방법은, 다마신 방법으로 금속배선을 형성하는 경우 디싱이나 부식 현상으로 인하여 평탄화된 상부구조로 형성하기 어려워 후속공정을 어렵게 하고 그에 따른 반도체소자의 특성 및 신뢰성을 저하시키는 문제점이 있다.As described above, the metal wiring forming method of the semiconductor device according to the related art is difficult to form a flattened upper structure due to dishing or corrosion when the metal wiring is formed by the damascene method, which makes subsequent processing difficult and accordingly There is a problem of deteriorating the characteristics and reliability of the.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 다마신 공정을 이 용한 금속배선 형성공정시 평탄화된 상부구조를 형성할 수 있도록 하여 반도체소자의 특성 및 신뢰성을 향상시키는 반도체소자의 금속배선 형성방법을 제공하는데 그 목적이 있다. In order to solve the above problems of the prior art, it is possible to form a flattened upper structure during the metallization forming process using the damascene process, thereby forming the metallization of the semiconductor device to improve the characteristics and reliability of the semiconductor device. The purpose is to provide a method.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 금속배선 형성방법은,In order to achieve the above object, a metal wiring forming method of a semiconductor device according to the present invention,
반도체기판 상에 층간절연막을 형성하는 공정과,Forming an interlayer insulating film on the semiconductor substrate;
상기 층간절연막의 금속배선으로 예정된 영역 상측에 도트패턴 형태로 상기 층간절연막을 남기는 트렌치를 형성하는 공정과,Forming a trench for leaving the interlayer insulating film in the form of a dot pattern on an upper portion of the region defined by the metal wiring of the interlayer insulating film;
상기 트렌치를 매립하는 금속배선 물질층으로 전체표면상부에 증착하고 CMP 공정을 진행하여 금속배선을 형성하는 공정을 포함하는 것을 제1특징으로 한다. The first feature is a step of depositing a metal wiring material layer filling the trench on the entire surface and performing a CMP process to form a metal wiring.
그리고, 금속배선으로 예정된 영역의 층간절연막에 라인/스페이스 형태의 트렌치를 형성하는 동시에 상기 금속배선으로 예정된 영역을 제외한 층간절연막의 도트 형태의 트렌치를 형성하는 공정과,And forming a trench in the form of a line / space in the interlayer insulating film in the region scheduled by the metal wiring and forming a trench in the dot form of the interlayer insulating film except for the region scheduled by the metal wiring;
상기 트렌치 들을 매립하는 금속배선 물질층을 전체표면상부에 증착하는 공정과,Depositing a layer of metallization material filling the trenches over the entire surface;
상기 금속배선 물질층을 평탄화시키는 공정을 포함하는 것을 제2특징으로 한다. A second feature includes a step of planarizing the metallization material layer.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다. Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 3a 및 도 3b 는 본 발명의 제1실시예에 따른 반도체소자의 금속배선 형성 방법을 도시한 단면도로서, 도 3b 는 상기 도 3a 의 선 ⓒ-ⓒ 에 따라 형성된 금속배선을 도시한 것이다. 3A and 3B are cross-sectional views illustrating a method for forming metal wirings of a semiconductor device according to a first embodiment of the present invention, and FIG. 3B illustrates metal wirings formed along the line ⓒ-ⓒ of FIG. 3A.
도 3a 및 도 3b를 참조하면, 반도체기판(도시안됨) 상에 반도체소자의 활성영역을 정의하는 소자분리막(도시안됨), 워드라인(도시안됨), 비트라인(도시안됨) 및 캐패시터(도시안됨)를 각각 형성하고 그 상부를 평탄화시키는 하부절연층(도시안됨)을 형성한다. 3A and 3B, an isolation layer (not shown), a word line (not shown), a bit line (not shown), and a capacitor (not shown) defining an active region of a semiconductor device on a semiconductor substrate (not shown) are illustrated. ) Are formed and a lower insulating layer (not shown) is formed to planarize the top thereof.
그리고, 상기 하부절연층 상부에 층간절연막(23)을 형성한다. An
그리고, 금속배선 콘택마스크 및 금속배선 마스크(도시안됨)를 이용한 사진식각공정으로 금속배선이 형성될 영역의 층간절연막(23)을 식각한다. The
이때, 상기 금속배선으로 예정된 영역의 식각공정은 금속배선으로 예정된 영역에 도트패턴 형태로 상기 층간절연막(23)을 보조패턴으로 남기는 트렌치를 형성한 것이다. 여기서, 상기 보조패턴은 콘택홀 형태로 형성할 수도 있다. At this time, the etching process of the region intended as the metal wiring is to form a trench in which the
그 다음, 상기 층간절연막(23)에 형성된 트렌치를 매립하는 금속배선 물질층(21)인 구리층을 전체표면상부에 형성한다. Next, a copper layer, which is a metal
그리고, 상기 금속배선 물질층을 CMP 하여 상기 층간절연막 간을 매립하는 금속배선을 구리층으로 형성하되, 다수의 도트 패턴이 구비되는 형태로 형성하여 디싱 현상을 방지할 수 있는 효과를 제공한다. In addition, the metal wiring material layer CMP to fill the interlayer insulating film between the interlayer insulating film to form a copper layer, it is formed in the form of a plurality of dot patterns to provide the effect of preventing dishing phenomenon.
도 4a 및 도 4b 는 본 발명의 제2실시예에 따른 반도체소자의 금속배선 형성방법을 도시한 단면도로서, 도 4b 는 상기 도 4a 의 선 ⓓ-ⓓ 에 따라 형성된 금속배선을 도시한 것이다. 4A and 4B are cross-sectional views illustrating a method for forming metal wirings of a semiconductor device in accordance with a second embodiment of the present invention, and FIG. 4B illustrates metal wirings formed along lines ⓓ-ⓓ of FIG. 4A.
도 4a 및 도 4b를 참조하면, 반도체기판(도시안됨) 상에 반도체소자의 활성영역을 정의하는 소자분리막(도시안됨), 워드라인(도시안됨), 비트라인(도시안됨) 및 캐패시터(도시안됨)를 각각 형성하고 그 상부를 평탄화시키는 하부절연층(도시안됨)을 형성한다. 4A and 4B, an isolation layer (not shown), a word line (not shown), a bit line (not shown), and a capacitor (not shown) defining an active region of a semiconductor device on a semiconductor substrate (not shown) are illustrated. ) Are formed and a lower insulating layer (not shown) is formed to planarize the top thereof.
그리고, 상기 하부절연층 상부에 층간절연막(35)을 형성한다. An interlayer insulating
그리고, 금속배선 콘택마스크 및 금속배선 마스크(도시안됨)를 이용한 사진식각공정으로 금속배선이 형성될 영역과 그 주변의 층간절연막(35)을 식각한다. In addition, the photolithography process using the metallization contact mask and the metallization mask (not shown) etches the region where the metallization is to be formed and the interlayer insulating
이때, 상기 금속배선으로 예정된 영역은 라인/스페이스 형태의 트렌치로 형성되고 상기 금속배선으로 예정된 영역 외의 층간절연막은 도트 패턴의 금속층이 형성될 수 있도록 식각된 것이다. 여기서, 상기 도트패턴은 직사각형 또는 콘택홀 형태로 형성된 것이다. In this case, the region intended as the metal wiring is formed by a trench having a line / space shape, and the interlayer insulating film other than the region intended as the metal wiring is etched to form a dot pattern metal layer. Here, the dot pattern is formed in the shape of a rectangle or a contact hole.
그 다음, 상기 트렌치를 매립하는 금속배선 물질층을 전체표면상부에 구리층을 증착하고 CMP 공정으로 상기 금속배선 물질층을 평탄화시킴으로써, 상기 트렌치를 매립하는 라인/스페이스 형태의 금속배선(31)을 형성한다. Next, a copper layer is deposited on the entire surface of the metal wiring material layer filling the trench, and the metal wiring material layer having the line / space type filling the trench is formed by planarizing the metal wiring material layer by the CMP process. Form.
이때, 상기 금속배선(31)을 제외한 부분은 도트 패턴, 즉 콘택홀 형태의 보조패턴(33)이 형성된다. In this case, the
그리고, 상기 보조패턴(33)은 1-10 ㎛ 크기로 형성되며, 상기 보조패턴(33)의 간격은 상기 보조패턴(33) 크기의 10-90 퍼센트로 형성한다. The
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 금속배선 형성방법은, 다마신 공정으로 층간절연막을 식각하여 금속배선으로 예정된 영역에 금속배선을 형성하는 동시에 금속배선으로 예정된 영역 외의 영역에 도트형태의 보조패턴을 형성하여 CMP 공정후 디싱이나 부식 현상을 방지함으로써 평탄화된 금속배선을 형성하고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키는 효과를 제공한다. As described above, in the method of forming a metal wiring of a semiconductor device according to the present invention, the interlayer insulating film is etched by a damascene process to form a metal wiring in a region intended as a metal wiring, and at the same time, a dot shape is formed in a region other than the region intended as a metal wiring. By forming the auxiliary pattern to prevent dishing or corrosion after the CMP process to form a flattened metal wiring, thereby providing the effect of improving the characteristics and reliability of the semiconductor device.
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Families Citing this family (1)
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|---|---|---|---|---|
| KR100741587B1 (en) * | 2005-12-15 | 2007-07-20 | 동부일렉트로닉스 주식회사 | Dummy pattern placing method for copper metallization |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01140645A (en) * | 1987-11-26 | 1989-06-01 | Nec Corp | Manufacture of semiconductor integrated circuit device |
| KR970072098A (en) * | 1996-04-24 | 1997-11-07 | 김주용 | METHOD FOR FORMING METAL WIRING OF SEMICONDUCTOR |
| KR19990067786A (en) * | 1998-01-15 | 1999-08-25 | 포만 제프리 엘 | Dummy patterns for aluminum chemical polishing (cmp) |
| KR19990072807A (en) * | 1998-02-20 | 1999-09-27 | 가네꼬 히사시 | Method of manufacturing semiconductor device |
| KR20000027285A (en) * | 1998-10-27 | 2000-05-15 | 김영환 | Metal wire structure and method of semiconductor devices |
| KR20000043057A (en) * | 1998-12-28 | 2000-07-15 | 김영환 | Method for making metal wiring of semiconductor device |
-
2000
- 2000-12-28 KR KR1020000083847A patent/KR100635872B1/en not_active IP Right Cessation
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01140645A (en) * | 1987-11-26 | 1989-06-01 | Nec Corp | Manufacture of semiconductor integrated circuit device |
| KR970072098A (en) * | 1996-04-24 | 1997-11-07 | 김주용 | METHOD FOR FORMING METAL WIRING OF SEMICONDUCTOR |
| KR19990067786A (en) * | 1998-01-15 | 1999-08-25 | 포만 제프리 엘 | Dummy patterns for aluminum chemical polishing (cmp) |
| KR19990072807A (en) * | 1998-02-20 | 1999-09-27 | 가네꼬 히사시 | Method of manufacturing semiconductor device |
| KR20000027285A (en) * | 1998-10-27 | 2000-05-15 | 김영환 | Metal wire structure and method of semiconductor devices |
| KR20000043057A (en) * | 1998-12-28 | 2000-07-15 | 김영환 | Method for making metal wiring of semiconductor device |
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