KR20000027285A - Metal wire structure and method of semiconductor devices - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 금속 배선 구조 및 그 형성 방법에 관한 것으로, 특히 다층 금속 배선 구조를 갖는 반도체 소자의 제조시 금속 층간 절연막의 평탄화를 향상시키면서, 소자 동작시 열적 안정화 및 열의 외부 발산을 용이하게 할 수 있는 반도체 소자의 금속 배선 구조 및 그 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a metal wiring structure of a semiconductor device and a method of forming the same. In particular, in the fabrication of a semiconductor device having a multilayer metal wiring structure, the planarization of a metal interlayer insulating film is improved, and thermal stabilization and heat dissipation during device operation are easily facilitated. The metal wiring structure of the semiconductor element which can be formed, and its formation method are provided.
도 1 내지 도 3은 종래 반도체 소자의 금속 배선 구조 및 그 형성 방법을 설명하기 위한 도면으로, 각 도면의 (a)는 소자의 평면도이고, 각 도면의 (b)는 각 도면 (a)의 b-b선을 따라 절취한 소자의 단면도이다.1 to 3 are diagrams for explaining a metal wiring structure and a method of forming the conventional semiconductor device, (a) of each drawing is a plan view of the device, (b) is a bb of each drawing (a) Sectional drawing of the element cut along the line.
도 1(a) 및 도 1(b)를 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 구조의 기판(11)상에 층간 절연막(12)이 형성되고, 사진 공정 및 패터닝 공정으로 층간 절연막(12)상에 다수의 제 1 금속 배선(13)이 형성된다.Referring to FIGS. 1A and 1B, an interlayer insulating film 12 is formed on a substrate 11 having various elements for forming a semiconductor device, and an interlayer insulating film is formed by a photo process and a patterning process. A large number of first metal wires 13 are formed on (12).
제 1 금속 배선(13)은 설계 룰(design rule)에 따라 일정 선폭 및 선간 거리를 갖는데, 도 1(a)에 도시된 바와 같이, 밀집 지역(D)과 공간 지역(S)이 존재하게 된다.The first metal wire 13 has a predetermined line width and line distance according to a design rule. As shown in FIG. 1 (a), a dense area D and a space area S exist. .
도 2(a) 및 도 2(b)를 참조하면, 제 1 금속 배선(13)을 포함한 전체 구조상에 제 1 금속 층간 절연막(14)이 형성된다. 사진 공정 및 패터닝 공정으로 제 1 금속 층간 절연막(14)상에 다수의 제 2 금속 배선(15)이 형성된다.Referring to FIGS. 2A and 2B, a first metal interlayer insulating film 14 is formed on the entire structure including the first metal wire 13. A plurality of second metal wires 15 are formed on the first metal interlayer insulating film 14 by a photo process and a patterning process.
제 2 금속 배선(15)은 설계 룰에 따라 일정 선폭 및 선간 거리를 갖는데, 도 2(a)에 도시된 바와 같이, 밀집 지역(D)과 공간 지역(S)이 존재하게 된다.The second metal wire 15 has a predetermined line width and a line distance according to a design rule. As shown in FIG. 2A, a dense area D and a space area S exist.
상기에서, 제 1 금속 층간 절연막(14)은 표면 평탄화를 위해 갭 필링(gap filling) 특성이 우수한 스핀-온-글라스(SOG)막을 함유시켜 형성하거나, 고밀도 플라즈마 산화막 또는 일반적인 플라즈마 산화막을 두껍게 단일 혹은 다층의 형태로 증착한 뒤, 화학적 기계적 연마법으로 평탄화시켜 형성하거나, 고밀도 플라즈마 산화막 또는 일반적인 플라즈마 산화막을 두껍게 단일 혹은 다층의 형태로 증착한 뒤, 후속으로 스핀-온-글라스막을 평탄화를 위해 적용하였다가 화학적 기계적 연마법으로 평탄화시켜 형성한다. 그러나, 일반적으로 스핀-온-글라스막은 약 10㎛이하의 갭을 갖는 부분에서는 갭 필링 특성이 유지되어 표면 평탄화에 기여하지만, 10㎛이상의 갭을 갖는 부분에서는 갭 필링 특성이 저하되어 표면 평탄화에 기여하지 못하는 단점이 있고, 또한 화학적 기계적 연마법은 칩 전체에 대한 평탄화 특성은 매우 우수하나, 하부에 패턴이 없는 부분에서는 디싱(dishing) 현상이 발생하는 단점이 있다. 따라서, 제 1 금속 층간 절연막(14)의 표면 평탄화를 위해 스핀-온-글라스(SOG)를 사용하거나 화학적 기계적 연마법(CMP)을 적용하더라도, 제 1 금속 층간 절연막(14) 하부에 이미 형성되어 있는 제 1 금속 배선(13)의 밀도 차이에 의해 완전한 표면 평탄화를 실현할 수 없다. 즉, 제 1 금속 층간 절연막(14)은 표면 평탄화 공정 이후에도 밀집 지역(D)보다 공간 지역(S)의 단차가 낮게된다.In the above description, the first metal interlayer insulating film 14 is formed by containing a spin-on-glass (SOG) film having excellent gap filling properties for surface planarization, or thickening a high density plasma oxide film or a general plasma oxide film. After depositing in the form of a multilayer, it is formed by planarization by chemical mechanical polishing, or a high density plasma oxide film or a general plasma oxide film is thickly deposited in a single or multilayer form, and then the spin-on-glass film is subsequently applied for planarization. It is formed by flattening by chemical mechanical polishing. However, in general, the spin-on-glass film maintains the gap filling property at the portion having a gap of about 10 μm or less, thereby contributing to surface planarization. In addition, the chemical mechanical polishing method has a very excellent flattening property for the entire chip, but the dishing phenomenon occurs in a portion without a pattern at the bottom. Thus, even if spin-on-glass (SOG) or chemical mechanical polishing (CMP) is used to planarize the surface of the first metal interlayer insulating film 14, it is already formed under the first metal interlayer insulating film 14 Full surface planarization cannot be realized due to the difference in density of the first metal wirings 13. That is, even after the surface planarization process, the first metal interlayer insulating layer 14 has a lower level in the space area S than the dense area D.
도 3(a) 및 도 3(b)를 참조하면, 제 2 금속 배선(15)을 포함한 전체 구조상에 제 2 금속 층간 절연막(16)이 형성된다. 사진 공정 및 패터닝 공정으로 제 2 금속 층간 절연막(16)상에 다수의 제 3 금속 배선(17)이 형성된다.Referring to FIGS. 3A and 3B, a second metal interlayer insulating film 16 is formed on the entire structure including the second metal wires 15. A plurality of third metal wires 17 are formed on the second metal interlayer insulating film 16 by a photo process and a patterning process.
상기에서, 제 2 금속 층간 절연막(16)은, 제 1 금속 층간 절연막(14)과 마찬가지로, 표면 평탄화를 위해 스핀-온-글라스(SOG)를 사용하거나 화학적 기계적 연마법(CMP)을 적용하여 형성된다. 제 2 금속 층간 절연막(16)은 하부에 이미 형성되어 있는 제 2 금속 배선(15)의 밀도 차이에 의해 표면 평탄화 공정 이후에도 밀집 지역(D)보다 공간 지역(S)의 단차가 낮게되며, 제 2 금속 배선(15)의 공간 지역(S)이 제 1 금속 배선(13)의 공간 지역(S)과 겹치게 될 경우 제 2 금속 배선(15)의 밀집 지역(D)과 공간 지역(S)간의 단차는 더욱 심화된다. 이와 같이 완전한 평탄화가 이루어지지 않은 상태에서 제 3 금속 배선(17)을 형성하기 위한 사진 공정을 진행하게 되면, 밀집 지역(D)에서는 초점 심도(depth of focus; DOF)가 맞아 제 3 금속 배선(17)이 정상적인 선폭의 패턴으로 형성되고, 공간 지역(S)에서는 초점 심도가 맞지 않아 제 3 금속 배선(17)이 불량 패턴(17A)으로 형성된다. 이러한 불량 패턴(17A)은 정상적인 선폭보다 작아지거나 심할 경우 단선의 형태를 이룬다.In the above, the second metal interlayer insulating film 16 is formed by using spin-on-glass (SOG) or chemical mechanical polishing (CMP) for surface planarization, similar to the first metal interlayer insulating film 14. do. The second metal interlayer insulating layer 16 has a lower level of the space area S than the dense area D even after the surface planarization process due to the difference in density of the second metal wires 15 already formed in the lower portion. When the space area S of the metal wire 15 overlaps with the space area S of the first metal wire 13, the step between the dense area D and the space area S of the second metal wire 15 is increased. Is further deepened. As such, when the photolithography process for forming the third metal wiring 17 is performed in the state where the perfect planarization is not performed, the depth of focus (DOF) is met in the dense area D so that the third metal wiring ( 17) is formed in a pattern having a normal line width, and the depth of focus does not match in the space area S, and the third metal wiring 17 is formed in a defective pattern 17A. The defective pattern 17A forms a disconnection when it is smaller or worse than the normal line width.
상술한 바와 같이, 금속 층간 절연막의 표면 평탄화를 위해, 스핀-온-글라스(SOG)를 사용하거나, 화학적 기계적 연마법(CMP)을 적용하고 있으나, 금속 층간 절연막 하부에 이미 형성되어 있는 하부 금속 패턴의 밀도 차이에 의해 완전한 표면 평탄화를 실현할 수 없다. 따라서, 금속 층간 절연막은 표면 평탄화 공정 이후에도 단차가 높은 부분과 낮은 부분이 존재하게 되며, 이러한 단차의 차이로 인하여 사진 공정에서의 분해능에 따른 초점 심도(depth of focus; DOF)의 한계점에서 상부 금속 배선의 선폭이 작아지거나 단선이 되는 문제가 발생된다. 이러한 문제는 금속 배선 구조가 다층화 될수록, 금속 배선의 선폭이 미크론 이하로 될수록 더욱 심화된다. 또한, 반도체 소자의 금속 배선은 그 선폭(line width)이 줄어들수록 소자 동작시에 금속 배선 주위에서의 전류 밀도가 증가되고, 이로 인하여 줄 열(joule heating)이 심화되어 금속 배선에서의 발열량이 증가되며, 금속 배선에서 발생된 열은 금속 배선의 전자 이동에 대한 저항성의 감소를 초래하게 되어 소자의 신뢰성을 저하시키는 문제가 있다. 이와 같은 문제들로 인하여 반도체 소자의 고집적화 및 축소화를 실현하는데 한계가 있다.As described above, in order to planarize the surface of the metal interlayer insulating film, spin-on-glass (SOG) or chemical mechanical polishing (CMP) is applied, but the lower metal pattern already formed under the metal interlayer insulating film Due to the difference in density, perfect surface planarization cannot be realized. Therefore, the metal interlayer insulating film has a high step portion and a low step portion even after the surface planarization process, and due to the difference in the step, the upper metal wiring at the limit of depth of focus due to the resolution in the photographing process A problem arises in that the line width of the circuit becomes small or becomes disconnected. This problem is exacerbated as the metallization structure is multilayered, and as the width of the metallization line is less than or equal to micron. In addition, as the line width of a semiconductor device decreases, the current density around the metal wire increases during operation of the device, and thus, Joule heating deepens, thereby increasing the amount of heat generated in the metal wire. The heat generated in the metal wires causes a decrease in resistance to electron movement of the metal wires, thereby degrading the reliability of the device. Due to such problems, there is a limit in realizing high integration and miniaturization of semiconductor devices.
따라서, 본 발명은 다층 금속 배선 구조를 갖는 반도체 소자의 제조시 금속 층간 절연막의 평탄화를 향상시키면서, 소자 동작시 열적 안정화 및 열의 외부 발산을 용이하게 할 수 있는 반도체 소자의 금속 배선 구조 및 그 형성 방법을 제공함에 그 목적이 있다.Accordingly, the present invention improves the planarization of a metal interlayer insulating film in manufacturing a semiconductor device having a multi-layered metal wiring structure, and can facilitate thermal stabilization and external dissipation of heat during device operation, and a method of forming the same. The purpose is to provide.
이러한 목적을 달성하기 위한 본 발명의 금속 배선 구조는 반도체 소자를 형성하기 위한 여러 요소가 형성된 구조의 기판 상에 형성된 층간 절연막; 상기 층간 절연막 상에 형성된 제 1 금속 배선; 상기 제 1 금속 배선의 공간 지역에 형성된 제 1 더미 패턴; 상기 제 1 금속 배선 및 상기 제 1 더미 패턴을 덮는 제 1 금속 층간 절연막; 상기 제 1 금속 층간 절연막 상에 형성된 제 2 금속 배선; 상기 제 2 금속 배선의 공간 지역에 형성된 제 2 더미 패턴; 상기 제 2 금속 배선 및 상기 제 2 더미 패턴을 덮는 제 2 금속 층간 절연막; 및 상기 제 2 금속 층간 절연막 상에 형성된 제 3 금속 배선으로 구성된 것을 특징으로 한다.The metallization structure of the present invention for achieving the above object comprises an interlayer insulating film formed on a substrate having a structure in which a number of elements for forming a semiconductor device; A first metal wire formed on the interlayer insulating film; A first dummy pattern formed in a space area of the first metal wire; A first metal interlayer insulating layer covering the first metal wiring and the first dummy pattern; A second metal wire formed on the first metal interlayer insulating film; A second dummy pattern formed in a space area of the second metal wire; A second metal interlayer insulating layer covering the second metal wiring and the second dummy pattern; And a third metal wire formed on the second metal interlayer insulating film.
또한, 본 발명의 목적을 달성하기 위한 금속 배선 형성 방법은 반도체 소자를 형성하기 위한 여러 요소가 형성된 구조의 기판 상에 층간 절연막을 형성하는 단계; 상기 층간 절연막 상에 제 1 금속 배선 및 제 1 더미 패턴을 형성하는 단계; 상기 제 1 금속 배선을 포함한 전체 구조상에 제 1 금속 층간 절연막을 형성하는 단계; 상기 제 1 금속 층간 절연막 상에 제 2 금속 배선 및 제 2 더미 패턴을 형성하는 단계; 상기 제 2 금속 배선을 포함한 전체 구조상에 제 2 금속 층간 절연막을 형성하는 단계; 및 상기 제 2 금속 층간 절연막 상에 제 3 금속 배선을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.In addition, a metal wiring forming method for achieving the object of the present invention comprises the steps of forming an interlayer insulating film on a substrate having a structure formed with a number of elements for forming a semiconductor device; Forming a first metal wiring and a first dummy pattern on the interlayer insulating film; Forming a first metal interlayer insulating film on the entire structure including the first metal wiring; Forming a second metal wiring and a second dummy pattern on the first metal interlayer insulating film; Forming a second metal interlayer insulating film on the entire structure including the second metal wiring; And forming a third metal wire on the second metal interlayer insulating film.
도 1 내지 도 3은 종래 반도체 소자의 금속 배선 구조 및 그 형성 방법을 설명하기 위한 도면으로, 각 도면의 (a)는 소자의 평면도이고, 각 도면의 (b)는 각 도면 (a)의 b-b선을 따라 절취한 소자의 단면도.1 to 3 are diagrams for explaining a metal wiring structure and a method of forming the conventional semiconductor device, (a) of each drawing is a plan view of the device, (b) is a bb of each drawing (a) Sectional view of the element taken along a line.
도 4 내지 도 6은 본 발명의 제 1 실시예에 따른 반도체 소자의 금속 배선 구조 및 그 형성 방법을 설명하기 위한 도면으로, 각 도면의 (a)는 소자의 평면도이고, 각 도면의 (b)는 각 도면 (a)의 b-b선을 따라 절취한 소자의 단면도.4 to 6 are diagrams for explaining a metal wiring structure and a method of forming the semiconductor device according to the first embodiment of the present invention, each of (a) is a plan view of the device, (b) Sectional drawing of the element cut | disconnected along the bb line of each figure (a).
도 7은 본 발명의 제 2 실시예에 따른 반도체 소자의 금속 배선 구조를 도시한 단면도.7 is a cross-sectional view showing a metal wiring structure of a semiconductor device according to the second embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
11, 21: 기판 12, 22: 층간 절연막11, 21: substrate 12, 22: interlayer insulating film
13, 23: 제 1 금속 배선 14, 24: 제 1 금속 층간 절연막13, 23: first metal wiring 14, 24: first metal interlayer insulating film
15, 25: 제 2 금속 배선 16, 26: 제 2 금속 층간 절연막15, 25: second metal wiring 16, 26: second metal interlayer insulating film
17, 27: 제 3 금속 배선 17A: 불량 패턴17, 27: third metal wiring 17A: bad pattern
100, 200: 제 1 및 제 2 더미 패턴 300: 비아 콘택100 and 200: first and second dummy patterns 300: via contacts
D: 밀집 지역 S: 공간 지역D: dense area S: space area
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 4 내지 도 6은 본 발명의 제 1 실시예에 따른 반도체 소자의 금속 배선 구조 및 그 형성 방법을 설명하기 위한 도면으로, 각 도면의 (a)는 소자의 평면도이고, 각 도면의 (b)는 각 도면 (a)의 b-b선을 따라 절취한 소자의 단면도이다.4 to 6 are diagrams for explaining a metal wiring structure and a method of forming the semiconductor device according to the first embodiment of the present invention, each of (a) is a plan view of the device, (b) Sectional drawing of the element cut | disconnected along the bb line of each figure (a).
도 4(a) 및 도 4(b)를 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 구조의 기판(21)상에 층간 절연막(22)이 형성되고, 사진 공정 및 패터닝 공정으로 층간 절연막(22)상에 다수의 제 1 금속 배선(23) 및 제 1 더미 패턴(100)이 형성된다.Referring to FIGS. 4A and 4B, an interlayer insulating film 22 is formed on a substrate 21 having various elements for forming a semiconductor device, and an interlayer insulating film is formed by a photo process and a patterning process. A plurality of first metal wires 23 and first dummy patterns 100 are formed on the 22.
제 1 금속 배선(23)은 설계 룰에 따라 일정 선폭 및 선간 거리를 갖는데, 도 4(a)에 도시된 바와 같이, 밀집 지역(D)과 공간 지역(S)이 존재하게 된다. 제 1 더미 패턴(100)은 제 1 금속 배선(23)의 공간 지역(S)에 형성된다.The first metal wire 23 has a predetermined line width and a line distance according to a design rule. As shown in FIG. 4A, a dense area D and a space area S exist. The first dummy pattern 100 is formed in the space area S of the first metal wire 23.
도 5(a) 및 도 5(b)를 참조하면, 제 1 금속 배선(23)을 포함한 전체 구조상에 제 1 금속 층간 절연막(24)이 형성된다. 사진 공정 및 패터닝 공정으로 제 1 금속 층간 절연막(24)상에 다수의 제 2 금속 배선(25) 및 제 2 더미 패턴(200)이 형성된다.5A and 5B, the first metal interlayer insulating film 24 is formed on the entire structure including the first metal wire 23. A plurality of second metal wires 25 and a second dummy pattern 200 are formed on the first metal interlayer insulating layer 24 by a photo process and a patterning process.
제 2 금속 배선(25)은 설계 룰에 따라 일정 선폭 및 선간 거리를 갖는데, 도 5(a)에 도시된 바와 같이, 밀집 지역(D)과 공간 지역(S)이 존재하게 된다. 제 2 더미 패턴(200)은 제 2 금속 배선(25)의 공간 지역(S)에 형성된다.The second metal wire 25 has a predetermined line width and line distance according to a design rule. As shown in FIG. 5A, a dense area D and a space area S exist. The second dummy pattern 200 is formed in the space area S of the second metal wire 25.
상기에서, 제 1 금속 층간 절연막(24)은 표면 평탄화를 위해 갭 필링(gap filling) 특성이 우수한 스핀-온-글라스(SOG)막을 함유시켜 형성하거나, 고밀도 플라즈마 산화막 또는 일반적인 플라즈마 산화막을 두껍게 단일 혹은 다층의 형태로 증착한 뒤, 화학적 기계적 연마법으로 평탄화시켜 형성하거나, 고밀도 플라즈마 산화막 또는 일반적인 플라즈마 산화막을 두껍게 단일 혹은 다층의 형태로 증착한 뒤, 후속으로 스핀-온-글라스막을 평탄화를 위해 적용하였다가 화학적 기계적 연마법으로 평탄화시켜 형성한다. 종래 기술에서 언급한 바와 같이, 일반적으로 스핀-온-글라스막은 약 10㎛이하의 갭을 갖는 부분에서는 갭 필링 특성이 유지되어 표면 평탄화에 기여하지만, 10㎛이상의 갭을 갖는 부분에서는 갭 필링 특성이 저하되어 표면 평탄화에 기여하지 못하는 단점이 있고, 또한 화학적 기계적 연마법은 칩 전체에 대한 평탄화 특성은 매우 우수하나, 하부에 패턴이 없는 부분에서는 디싱(dishing) 현상이 발생하는 단점이 있다. 이러한 단점은 제 1 금속 배선(23) 형성시 제 1 금속 배선(23)의 공간 지역(S)에 제 1 더미 패턴(100)을 삽입하므로 극복되며, 따라서 제 1 금속 층간 절연막(24)은 제 1 금속 배선(23)의 밀집 지역(D)과 공간 지역(S)에 관계없이 완전한 표면 평탄화를 이룬다.In the above, the first metal interlayer insulating film 24 is formed by containing a spin-on-glass (SOG) film having excellent gap filling property for surface planarization, or thickening a high density plasma oxide film or a general plasma oxide film. After depositing in the form of a multilayer, it is formed by planarization by chemical mechanical polishing, or a high density plasma oxide film or a general plasma oxide film is thickly deposited in a single or multilayer form, and then the spin-on-glass film is subsequently applied for planarization. It is formed by flattening by chemical mechanical polishing. As mentioned in the prior art, in general, the spin-on-glass film maintains the gap filling property at the portion having a gap of about 10 μm or less, thereby contributing to the surface planarization, while the gap peeling characteristic is not shown at the portion having the gap of 10 μm or more. Deterioration has a disadvantage in that it does not contribute to the surface planarization, and the chemical mechanical polishing method is very excellent in the planarization characteristics of the entire chip, but there is a disadvantage that the dishing phenomenon occurs in the portion having no pattern at the bottom. This disadvantage is overcome by inserting the first dummy pattern 100 into the space region S of the first metal interconnection 23 when the first metal interconnection 23 is formed, so that the first metal interlayer insulating layer 24 is formed. 1 Complete surface planarization is achieved irrespective of the dense area D and the space area S of the metal wiring 23.
도 6(a) 및 도 6(b)를 참조하면, 제 2 금속 배선(25)을 포함한 전체 구조상에 제 2 금속 층간 절연막(26)이 형성된다. 사진 공정 및 패터닝 공정으로 제 2 금속 층간 절연막(26)상에 다수의 제 3 금속 배선(27)이 형성된다.6A and 6B, a second metal interlayer insulating film 26 is formed on the entire structure including the second metal wire 25. A plurality of third metal wires 27 are formed on the second metal interlayer insulating film 26 by a photo process and a patterning process.
상기에서, 제 2 금속 층간 절연막(26)은, 제 1 금속 층간 절연막(24)과 마찬가지로, 표면 평탄화를 위해 스핀-온-글라스(SOG)를 사용하거나 화학적 기계적 연마법(CMP)을 적용하여 형성된다. 제 2 금속 층간 절연막(26)은 하부에 이미 형성되어 있는 제 2 금속 배선(25)의 공간 지역(S)에 제 2 더미 패턴(200)을 삽입하므로써, 제 2 금속 배선(25)의 밀집 지역(D)과 공간 지역(S)에 관계없이 완전한 표면 평탄화를 이룬다. 이와 같이 완전한 평탄화가 이루어진 상태에서 제 3 금속 배선(27)을 형성하기 위한 사진 공정을 진행하게 되면, 모든 지역에서 초점 심도(depth of focus; DOF)가 맞아 제 3 금속 배선(27)은 모든 지역에서 정상적인 선폭의 패턴으로 형성된다.In the above, the second metal interlayer insulating film 26 is formed by using spin-on-glass (SOG) or chemical mechanical polishing (CMP) for surface planarization, similarly to the first metal interlayer insulating film 24. do. The second metal interlayer insulating film 26 has a dense area of the second metal wire 25 by inserting the second dummy pattern 200 into the space area S of the second metal wire 25 already formed thereunder. Complete surface planarization is achieved regardless of (D) and space area (S). When the photolithography process for forming the third metal wiring 27 is performed in this state of complete planarization, the depth of focus is in all regions, and the third metal wiring 27 is in all regions. Is formed in the pattern of normal line width.
상기한 본 발명의 제 1 실시예에서, 제 1 및 제 2 더미 패턴(100 및 200) 각각은 제 1 및 제 2 금속 배선(23 및 25) 각각의 공간 지역(S)에서 기하학적인 형태로 하나 또는 복수개 형성되며, 소자 동작시 직접 신호 및 데이터 전송에 이용되지 않는다. 제 1 및 제 2 더미 패턴(100 및 200)은 공정의 용이성을 확보하기 위해, 각 금속 배선(23 및 25) 형성 공정시 동일한 물질로 동시에 정방형 혹은 직사각형 형태로 형성하며, 패턴의 가로, 패턴의 세로 및 패턴간의 간격 각각의 크기를 3 내지 15㎛가 되도록 한다. 제 1 및 제 2 더미 패턴(100 및 200)은 전술한 스핀-온-글라스(SOG)막의 갭 필링 특성 한계를 고려하여 제 1 및 제 2 금속 배선(23 및 25) 각각의 공간 지역(S)의 크기가 10×10㎛ 이상인 부분에 형성하는 것이 바람직하다. 한편, 제 1 및 제 2 더미 패턴(100 및 200)은 본 발명의 제 1 실시예에서 제 1 및 제 2 금속 층간 절연막(24 및 26)의 표면 평탄화에 기여할 뿐만 아니라, 소자 동작시 제 1 및 제 2 금속 배선(23 및 25)에서 발생되는 열의 발산(dissipation) 경로가 되어 금속 배선의 전자 이동(electro-migration) 특성을 향상시킬 수 있다.In the first embodiment of the present invention described above, each of the first and second dummy patterns 100 and 200 has a geometric shape in the space area S of each of the first and second metal wires 23 and 25. Or a plurality is formed, and is not used for direct signal and data transmission during device operation. The first and second dummy patterns 100 and 200 are formed at the same time in the form of a square or a rectangle of the same material at the time of forming the metal wires 23 and 25 to ensure the ease of the process. The size of each of the vertical and the intervals between the patterns is 3 to 15 mu m. The first and second dummy patterns 100 and 200 may be formed in the space area S of each of the first and second metal wires 23 and 25 in consideration of the gap filling characteristics of the spin-on-glass (SOG) film described above. It is preferable to form in the part whose size is 10x10 micrometers or more. On the other hand, the first and second dummy patterns 100 and 200 not only contribute to the planarization of the surface of the first and second metal interlayer insulating films 24 and 26 in the first embodiment of the present invention, but also the first and second dummy patterns 100 and 200. It becomes a dissipation path of heat generated in the second metal lines 23 and 25 to improve the electro-migration characteristics of the metal lines.
도 7은 본 발명의 제 2 실시예에 따른 반도체 소자의 금속 배선 구조를 도시한 단면도이다. 본 발명의 제 2 실시예인 반도체 소자의 금속 배선은, 전술한 본 발명의 제 1 실시예와 동일한 제조 방법으로 형성되되, 제 1 금속 층간 절연막(24) 형성후 제 1 금속 배선(23)의 공간 지역(S)에 형성된 제 1 더미 패턴(100) 부분이 노출되는 비아 홀을 형성하고, 이 비아 홀 부분에 텅스텐(W) 혹은 알루미늄(Al)을 포함한 금속 물질을 채워 비아 콘택(300)을 형성하고, 비아 콘택(300)상에 제 2 더미 패턴(200)을 형성하여 구성된다. 비아 콘택(300)은 금속 층간 절연막의 표면 평탄화에는 기여하지 않지만, 열의 발산 경로 역할을 하여 제 1 실시예보다 금속 배선의 전자 이동 특성을 더욱 향상시킬 수 있다.7 is a cross-sectional view illustrating a metal wiring structure of a semiconductor device in accordance with a second embodiment of the present invention. The metal wiring of the semiconductor device, which is the second embodiment of the present invention, is formed by the same manufacturing method as the first embodiment of the present invention described above, and the space of the first metal wiring 23 after the first metal interlayer insulating film 24 is formed. A via hole exposing a portion of the first dummy pattern 100 formed in the region S is exposed, and a via contact 300 is formed by filling a metal material including tungsten (W) or aluminum (Al) in the via hole portion. The second dummy pattern 200 is formed on the via contact 300. The via contact 300 does not contribute to planarization of the surface of the metal interlayer insulating layer, but serves as a heat dissipation path, thereby further improving the electron transfer characteristics of the metal wiring than the first embodiment.
한편, 본 발명의 제 1 및 제 2 실시예는 3층 금속 배선 구조의 반도체 소자를 설명하였지만, 3층 이상의 금속 배선 구조에도 본 발명의 원리를 적용하여 반도체 소자를 제조 할 수 있다.Meanwhile, although the first and second embodiments of the present invention have described a semiconductor device having a three-layer metal wiring structure, the semiconductor device can be manufactured by applying the principles of the present invention to three or more metal wiring structures.
상술한 바와 같이, 본 발명은 금속 배선 형성시 패턴이 형성되지 않는 빈 영역의 공간에 하나 또는 복수개의 더미 패턴을 삽입하므로써, 금속 층간 절연막의 평탄화를 개선시켜 후속 사진 공정을 용이하게 할뿐만 아니라, 소자 동작시 금속 배선에서 발생되는 열을 효과적으로 발산시켜 금속 배선의 전자 이동 특성을 향상시킬 수 있어 다층 금속 배선 구조를 갖는 반도체 소자의 고집적화 및 축소화를 실현할 수 있다.As described above, the present invention not only improves the planarization of the metal interlayer insulating film by inserting one or a plurality of dummy patterns into the space of the empty area where the pattern is not formed when forming the metal wiring, thereby facilitating subsequent photographic processes. By effectively dissipating heat generated in the metal wiring during device operation, the electron transfer characteristics of the metal wiring can be improved, thereby achieving high integration and miniaturization of a semiconductor device having a multilayer metal wiring structure.
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