KR20030089973A - Chemical mechanical polishing method of semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체소자의 화학적 기계적 연마방법에 관한 것으로서, 보다 상세하게 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP 라 함)방법을 이용한 평탄화공정에서 일반적인 산화막용 슬러리를 이용한 1차 CMP공정과 산화막에 대하여 역선택비를 갖는 슬러리를 이용한 2차 CMP공정을 실시하여 평탄화를 원활하게 하는 반도체소자의 화학적 기계적 연마방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a chemical mechanical polishing method of a semiconductor device, and more particularly, to a first CMP process and an oxide film using a slurry for an oxide film in a planarization process using a chemical mechanical polishing (CMP) method. The present invention relates to a chemical mechanical polishing method of a semiconductor device for performing planarization by performing a second CMP process using a slurry having a reverse selectivity.
반도체소자가 고집적화됨에 따라 소자의 형성공정 중 단차가 증가하면서, 사진 공정이 더욱 더 어렵게 되었다. 그런 이유로 평탄화 공정의 중요성은 날로 증가되고 있다.As semiconductor devices have been highly integrated, the step of the device formation process has increased, and the photolithography process has become more difficult. That is why the importance of the planarization process is increasing day by day.
최근 각광 받고 있는 CMP공정은 이에 적합한 공정이라 할 수 있다.The CMP process, which has recently been in the spotlight, may be called a suitable process.
상기 CMP공정은 나노 세라믹 입자의 화학적 작용과 패드(pad)에 가해지는 물리적인 외력이 복합화된 기계적 제거 가공 기술이다. 상기 CMP공정은 슬러리와 패드를 이용하여 웨이퍼 표면을 정밀하게 연마시키는 공정으로서, 상기 웨이퍼를 진공으로 부착시킨 후 패드에 압력을 가해 회전시키거나 오비탈(orbital) 또는 직선운동으로 마찰시켜 웨이퍼 표면을 연마하는 것이다.The CMP process is a mechanical removal processing technique in which the chemical action of the nano ceramic particles and the physical external force applied to the pad are combined. The CMP process is a process of precisely polishing the wafer surface by using a slurry and a pad, and attaching the wafer in a vacuum and rotating the wafer by applying pressure to the pad, or by rubbing in orbital or linear motion to polish the wafer surface. It is.
그리고, 상기 CMP 공정은 연마대상막에 따라 다른 종류의 슬러리가 사용되고있으며, 일반적으로 산화막용 슬러리와 금속용 슬러리가 사용되고 있다.In the CMP process, different kinds of slurries are used depending on the film to be polished, and in general, an oxide film slurry and a metal slurry are used.
상기 산화막용 슬러리는 트렌치를 이용한 소자분리공정이나 층간절연막의 평탄화공정이나 폴리 플러그의 형성공정에서 사용되고, 상기 금속용 슬러리는 다마신(damascene)방법을 이용하는 금속배선 형성 시 주로 사용되고 있다.The oxide slurry is used in a device isolation process using a trench, a planarization of an interlayer insulating film, or a poly plug formation process, and the metal slurry is mainly used in forming a metal wiring using a damascene method.
이하, 첨부된 도면을 참고로 하여 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail.
도 1a 및 도 1b 는 종래기술의 제1실시예에 따른 반도체소자의 평탄화방법을 도시한 공정 단면도이다.1A and 1B are cross-sectional views illustrating a planarization method of a semiconductor device in accordance with a first embodiment of the prior art.
먼저, 반도체기판(11) 상부에 패드산화막(도시안됨) 및 질화막(도시안됨)을 형성한다.First, a pad oxide film (not shown) and a nitride film (not shown) are formed on the semiconductor substrate 11.
다음, 소자분리마스크를 이용한 사진식각공정으로 상기 질화막, 패드산화막 및 소정 두께의 반도체기판(11)을 식각하여 질화막패턴, 패드산화막패턴 및 트렌치를 형성한다.Next, the nitride layer, the pad oxide layer, and the semiconductor substrate 11 having a predetermined thickness are etched by a photolithography process using a device isolation mask to form a nitride layer pattern, a pad oxide layer pattern, and a trench.
그 다음, 전체표면 상부에 매립절연막(도시안됨)을 형성한다.A buried insulating film (not shown) is then formed over the entire surface.
다음, CMP공정으로 상기 매립절연막을 평탄화시켜 소자분리절연막(도시안됨)을 형성한다. 이때, 상기 CMP공정은 일반적인 산화막용 슬러리를 이용하여 실시되며, 상기 질화막패턴을 연마장벽으로 이용하여 실시된다.Next, the buried insulating film is planarized by a CMP process to form a device isolation insulating film (not shown). In this case, the CMP process is carried out using a common oxide film slurry, and is carried out using the nitride film pattern as a polishing barrier.
그 다음, 전체표면 상부에 게이트절연막(도시안됨), 게이트전극용 도전층(도시안됨) 및 마스크절연막(도시안됨)의 적층구조를 형성한다. 상기 마스크절연막은 질화막으로 형성된 것이다.Next, a stacked structure of a gate insulating film (not shown), a gate electrode conductive layer (not shown), and a mask insulating film (not shown) is formed over the entire surface. The mask insulating film is formed of a nitride film.
다음, 게이트전극 마스크를 이용한 사진식각공정으로 상기 적층구조를 식각하여 마스크절연막패턴(17), 게이트전극(15) 및 게이트절연막패턴(도시안됨)을 형성한다.Next, the stack structure is etched by a photolithography process using a gate electrode mask to form a mask insulating film pattern 17, a gate electrode 15, and a gate insulating film pattern (not shown).
그 다음, 상기 게이트전극(15) 양측 반도체기판(11)에 저농도의 불순물을 이온주입하여 소오스/드레인영역(도시안됨)을 형성한다.Next, a low concentration of impurities are implanted into the semiconductor substrate 11 on both sides of the gate electrode 15 to form a source / drain region (not shown).
다음, 상기 마스크절연막패턴(17), 게이트전극(15) 및 게이트절연막패턴(13)의 측벽에 절연막 스페이서(17)를 형성한다. 이때, 상기 절연막 스페이서(17)는 질화막으로 형성된 것이다.Next, an insulating film spacer 17 is formed on sidewalls of the mask insulating film pattern 17, the gate electrode 15, and the gate insulating film pattern 13. At this time, the insulating film spacer 17 is formed of a nitride film.
그 다음, 전체표면 상부에 실리콘층(19)을 증착한다. 이때, 상기 실리콘층(19)은 도핑 실리콘, 비정질실리콘 또는 다결정실리콘이 사용될 수 있다.Then, a silicon layer 19 is deposited over the entire surface. In this case, the silicon layer 19 may be used doped silicon, amorphous silicon or polycrystalline silicon.
다음, 상기 반도체기판(11)의 셀영역에서 비트라인 콘택 및 저장전극 콘택으로 예정된 부분, 즉 폴리 플러그가 형성될 부분을 보호하는 식각마스크를 이용하여 상기 실리콘층(19)을 식각한다.Next, the silicon layer 19 is etched by using an etching mask that protects a portion of the semiconductor substrate 11 as a bit line contact and a storage electrode contact, that is, a portion where a poly plug is to be formed.
그 다음, 전체표면 상부에 층간절연막(20)을 형성한다. 이때, 상기 층간절연막(20)은 산화막으로 형성된 것이다. (도 1a 참조)Next, an interlayer insulating film 20 is formed over the entire surface. In this case, the interlayer insulating film 20 is formed of an oxide film. (See Figure 1A)
다음, 상기 층간절연막(20) 및 실리콘층(19)을 CMP공정으로 연마하여 폴리 플러그(18)를 형성한다. 이때, 상기 CMP공정은 일반적인 산화막 슬러리를 이용하여 실시되며, 상기 마스크절연막패턴(15)을 연마장벽으로 이용하여 실시된다.Next, the interlayer insulating film 20 and the silicon layer 19 are polished by a CMP process to form a poly plug 18. In this case, the CMP process is performed using a common oxide film slurry, and is performed by using the mask insulating film pattern 15 as a polishing barrier.
상기 CMP공정 후 상기 층간절연막(20) 및 실리콘층(19)이 상기 마스크절연막패턴(15)에 비하여 과도하게 제거되어 디싱 현상이 발생하게 된다.After the CMP process, the interlayer insulating film 20 and the silicon layer 19 are excessively removed as compared to the mask insulating film pattern 15, thereby causing dishing.
상기 소자분리절연막 및 폴리 플러그(18) 형성공정에서 실시되는 CMP공정은산화막용 슬러리를 이용하여 실시되고, 상기 산화막용 슬러리는 제조된 것을 구입하여 사용되고 있기 때문에 정확한 조성을 알 수는 없지만, 다음과 같은 특성을 갖는다.The CMP process performed in the device isolation insulating film and the poly plug 18 is performed using an oxide film slurry, and since the oxide film slurry is purchased and used, the exact composition is not known. Has characteristics.
상기 일반적인 산화막용 슬러리는 연마재로서 실리카(SiO2), 산화세륨(CeO2) 또는 알루미나(Al2O3)를 함유하고, pH6.5 ∼ 8인 알칼리용액이며, 안정성(stability)을 향상시키기 위하여 KOH가 함유되어 있고, 포스트 클리닝(post cleaning) 특성을 향상시키기 위하여 NH4OH가 함유되어 있다.The general oxide film slurry contains silica (SiO 2 ), cerium oxide (CeO 2 ) or alumina (Al 2 O 3 ) as an abrasive and is an alkaline solution having a pH of 6.5 to 8, in order to improve stability. KOH is contained, and NH 4 OH is included to improve post cleaning properties.
그리고, 상기 산화막용 슬러리는 질화막 대 산화막에 대하여 1 : 3 ∼ 5의 연마선택비를 갖는다. 이때, 상기 산화막용 슬러리는 실리콘층에 대하여 상기 산화막과 비슷한 연마선택비를 갖는다.The oxide film slurry has a polishing selectivity of 1: 3 to 5 with respect to the nitride film to the oxide film. At this time, the oxide film slurry has a polishing selectivity similar to that of the oxide film with respect to the silicon layer.
또한, 상기 CMP공정은 상온에서 2 ∼ 5psi의 연마압력과 50 ∼100rpm의 연마 테이블 속도를 갖는 조건으로 실시된다. (도 1b 참조)Further, the CMP process is carried out under conditions having a polishing pressure of 2 to 5 psi and a polishing table speed of 50 to 100 rpm at room temperature. (See FIG. 1B)
도 2 는 종래기술의 제2실시예에 따른 반도체소자의 평탄화방법을 도시한 공정 단면도로서, 반도체기판(11)에 활성영역을 정의하는 소자분리절연막(12)을 형성하고, 게이트전극(13)을 형성한 후 폴리 플러그(18)를 형성한 것을 도시하며, 폴리 플러그(18)를 형성하기 위한 CMP공정 시 게이트전극(13) 상에 적층된 마스크절연막패턴(15)이 손실되는 것을 도시한다. (도 2 참조)2 is a cross-sectional view illustrating a planarization method of a semiconductor device in accordance with a second embodiment of the prior art, in which a device isolation insulating film 12 defining an active region is formed on a semiconductor substrate 11, and a gate electrode 13 is formed. After forming the poly plug 18, the poly plug 18 is formed, and the mask insulating film pattern 15 stacked on the gate electrode 13 is lost during the CMP process for forming the poly plug 18. (See Figure 2)
상기와 같이 종래기술에 따른 반도체소자의 화학적 기계적 연마방법은, 트렌치를 이용한 소자분리공정 또는 폴리 플러그 형성공정에서 사용되는 CMP공정 시 일반적인 산화막용 슬러리를 사용하여 실시되기 때문에 소자분리마스크로 사용되는 질화막패턴 또는 게이트전극 상의 마스크절연막패턴에 비하여 층간절연막과 실리콘층 또는 매립절연막이 다량 연마되어 디싱 현상을 일으키는 문제점이 있다.As described above, the chemical mechanical polishing method of a semiconductor device according to the prior art is a nitride film used as a device isolation mask because a conventional oxide film slurry is used in a CMP process used in a device isolation process using a trench or a poly plug forming process. Compared to the mask insulating film pattern on the pattern or gate electrode, the interlayer insulating film and the silicon layer or the buried insulating film are polished in a large amount to cause dishing.
또한, 폴리 플러그를 형성 시 산화막용 슬러리를 이용하여 CMP공정을 진행하는 경우 웨이퍼 내 불균일도에 의해서 게이트전극 상의 마스크절연막패턴 손실로 인해 게이트전극이 노출되거나, 실리콘층에 대하여 연마 선택비가 낮아 층간절연막이 과도하게 연마되는 디싱 현상이 발생하여 후속공정으로 형성되는 비트라인 콘택플러그 또는 저장전극 콘택플러그와 브리지를 유발하여 소자간의 전기적 특성을 열화시키고, 소자의 공정 수율 및 신뢰성을 저하시키는 문제점이 있다.In addition, when the CMP process is performed using the slurry for the oxide film when forming the poly plug, the gate electrode is exposed due to the loss of the mask insulating film pattern on the gate electrode due to unevenness in the wafer, or the interlayer insulating film has a low polishing selectivity with respect to the silicon layer. This excessively polished dishing occurs to cause bit line contact plugs or storage electrode contact plugs and bridges formed in subsequent processes, thereby deteriorating electrical characteristics between devices, and lowering process yield and reliability of devices.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 트렌치를 이용한 소자분리공정이나 폴리 플러그의 형성공정 시 일반적인 산화막용 슬러리를 이용하여 1차 CMP공정을 실시한 후 산화막에 대하여 역선택비를 갖는 슬러리를 이용하여 2차 CMP공정을 실시함으로써 디싱 현상의 발생을 방지하여 평탄화를 원활하게 하고, 그에 따른 반도체소자의 수율 및 신뢰성을 향상시키는 반도체소자의 화학적 기계적 연마방법을 제공하는데 그 목적이 있다.The present invention, in order to solve the above problems of the prior art, a slurry having a reverse selectivity for the oxide film after performing the first CMP process using a common oxide slurry for the device isolation process using a trench or the formation of a poly plug It is an object of the present invention to provide a chemical mechanical polishing method of a semiconductor device to prevent the occurrence of dishing phenomenon by performing the secondary CMP process to smooth the planarization, thereby improving the yield and reliability of the semiconductor device.
도 1a 및 도 1b 는 종래기술의 실시예에 따른 반도체소자의 평탄화방법을 도시한 공정 단면도.1A and 1B are cross-sectional views illustrating a planarization method of a semiconductor device in accordance with an embodiment of the prior art;
도 2 는 종래기술의 다른 실시예에 따른 반도체소자의 평탄화방법을 도시한 공정 단면도.2 is a cross-sectional view illustrating a planarization method of a semiconductor device in accordance with another embodiment of the prior art.
도 3a 내지 도 3d 는 본 발명의 제1실시예에 따른 반도체소자의 평탄화방법을 도시한 공정 단면도.3A to 3D are cross-sectional views illustrating a planarization method of a semiconductor device in accordance with a first embodiment of the present invention.
도 4a 내지 도 4f 는 본 발명의 제2실시예에 따른 반도체소자의 평탄화방법을 도시한 공정 단면도.4A to 4F are cross-sectional views illustrating a planarization method of a semiconductor device in accordance with a second embodiment of the present invention.
도 5a 내지 도 5d 는 본 발명의 제3실시예에 따른 반도체소자의 평탄화방법을 도시한 공정 단면도.5A through 5D are cross-sectional views illustrating a planarization method of a semiconductor device in accordance with a third embodiment of the present invention.
< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>
11, 21, 31, 41, 51 : 반도체기판 12, 23 : 소자분리절연막11, 21, 31, 41, 51: semiconductor substrate 12, 23: device isolation insulating film
13, 25, 42, 52 : 게이트전극 15, 27, 43, 53 : 마스크절연막패턴13, 25, 42, 52: gate electrode 15, 27, 43, 53: mask insulating film pattern
17, 29, 44, 54 : 절연막 스페이서 19, 31, 55 : 실리콘층17, 29, 44, 54: insulating film spacer 19, 31, 55: silicon layer
20, 33, 45, 57 : 층간절연막 32, 58 : 폴리플러그20, 33, 45, 57: interlayer insulating films 32, 58: poly plug
47 : 비트라인 콘택홀 49 : 비트라인 콘택플러그47: bit line contact hole 49: bit line contact plug
56 : 실리콘층패턴56 silicon pattern
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 화학적 기계적 연마방법은,In order to achieve the above object, the chemical mechanical polishing method of a semiconductor device according to the present invention,
산화막, 질화막 및 실리콘층의 연마대상막을 평탄화시키는 반도체소자의 화학적 기계적 연마방법에 있어서,In the chemical mechanical polishing method of a semiconductor device to planarize the polishing target film of the oxide film, nitride film and silicon layer,
상기 산화막에 고연마선택비를 갖는 슬러리를 이용하여 1차 CMP공정을 실시한 다음, 상기 산화막에 역선택비를 갖는 슬러리를 이용하여 2차 CMP공정을 실시하는 것과,Performing a first CMP process using a slurry having a high polishing selectivity to the oxide film, and then performing a second CMP process using a slurry having a reverse selectivity to the oxide film;
상기 1차 CMP공정은 염기성 슬러리를 이용하여 실시되는 것과,The first CMP process is carried out using a basic slurry,
상기 2차 CMP공정은 산성 슬러리를 이용하여 실시되는 것과,The second CMP process is carried out using an acidic slurry,
상기 질화막은 실리콘질화막 (SiN), 산화질화막 (SiON) 및 과산화질화막 (SiON)으로 이루어지는 군에서 임의로 선택되는 한 가지로 형성되는 것과,The nitride film is formed of one selected from the group consisting of silicon nitride film (SiN), oxynitride film (SiON) and peroxide nitride film (SiON),
상기 2차 CMP공정은 질화막에 대하여 고연마선택비를 갖는 슬러리를 이용하여 실시되는 것과,The second CMP process is performed using a slurry having a high polishing selectivity relative to the nitride film,
상기 실리콘층은 비정질실리콘층, 다결정실리콘층, 도핑실리콘층 및 비도핑 실리콘층으로 이루어지는 군에서 임의로 선택되는 한 가지로 형성되는 것과,The silicon layer is formed of one selected arbitrarily from the group consisting of an amorphous silicon layer, a polycrystalline silicon layer, a doped silicon layer and an undoped silicon layer,
상기 2차 CMP공정은 실리콘층에 대하여 고연마선택비를 갖는 슬러리를 이용하여 실시되는 것과,The second CMP process is performed using a slurry having a high polishing selectivity relative to the silicon layer,
상기 반도체소자의 화학적 기계적 연마방법은 폴리 플러그 또는 비트라인 콘택플러그 또는 저장전극 콘택플러그 형성공정에서 적용되는 것과,The chemical mechanical polishing method of the semiconductor device may be applied in a process of forming a poly plug or a bit line contact plug or a storage electrode contact plug,
상기 산화막에 역선택비를 갖는 슬러리는 인산 (H3PO4), 질산 (HNO3), 과수(H2O2) 또는 이들의 혼합물이 첨가되는 것과,Slurry having a reverse selectivity to the oxide film is that the phosphoric acid (H 3 PO 4 ), nitric acid (HNO 3 ), fruit water (H 2 O 2 ) or a mixture thereof is added,
상기 산화막에 역선택비를 갖는 슬러리는 연마제로서 산화망간 (MnO2), 지르코니아 (ZrO2), 알루미나 (Al2O3), 산화 세륨 (CeO2)및 이들의 혼합물로 이루어진 군에서 선택되는 한 가지를 및 이들의 혼합물로 이루어진 군에서 선택되는 한 가지를 포함하는 것을 특징으로 한다.The slurry having a reverse selectivity in the oxide film is selected from the group consisting of manganese oxide (MnO 2 ), zirconia (ZrO 2 ), alumina (Al 2 O 3 ), cerium oxide (CeO 2 ) and mixtures thereof as an abrasive. It is characterized in that it comprises a branch selected from the group consisting of and mixtures thereof.
본 발명의 원리는 트렌치를 이용한 소자분리공정 또는 폴리 플러그 형성공정에서 산화막에 대한 연마 선택비가 높은 산화막용 슬러리를 사용하여 1차 CMP공정을 실시하고, 상기 산화막에 대하여 역선택비를 갖는 슬러리를 이용하여 2차 CMP공정을 실시함으로써 원활하게 평탄화공정을 실시하는 것이다.The principle of the present invention is to carry out the first CMP process using an oxide slurry having a high polishing selectivity to the oxide film in the device isolation process or poly plug forming process using a trench, using a slurry having a reverse selectivity for the oxide film By performing the second CMP process, the planarization process is smoothly performed.
본 발명은 연마대상막이 질화막, 산화막 및 실리콘층인 경우, 산화막용 슬러리로 1차 CMP공정을 실시한 후 산화막에 대하여 역선택비를 갖는 슬러리를 이용하여 2차 CMP공정을 실시하여 산화막, 질화막 및 실리콘층을 평탄화시키는 것에 관한 것으로서, 트렌치를 이용한 소자분리공정, 게이트전극 형성 후 비트라인 콘택 및 저장전극 콘택에 접속되는 폴리 플러그 형성공정 및 비트라인 콘택플러그 및 저장전극 콘택플러그 형성공정에 적용될 수 있다.In the present invention, when the film to be polished is a nitride film, an oxide film, and a silicon layer, the first CMP process is performed with the slurry for the oxide film, and then the second film is subjected to the second CMP process using a slurry having a reverse selectivity with respect to the oxide film. The present invention relates to planarization of a layer, and may be applied to a device isolation process using a trench, a poly plug forming process connected to a bit line contact and a storage electrode contact after forming a gate electrode, and a bit line contact plug and a storage electrode contact plug forming process.
이하, 첨부된 도면을 참고로 하여 본 발명에 따른 상세한 설명을 하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail according to the present invention.
도 3a 내지 도 3g 는 본 발명의 제1실시예에 따른 반도체소자의 평탄화방법을 도시한 공정 단면도로서, 산화막용 슬러리를 사용하여 제1CMP공정을 실시한 후 산화막에 대하여 역선택비를 갖는 즉, 질화막에 대하여 고연마선택비를 갖는 슬러리를 사용하여 제2CMP공정을 실시하는 것을 도시한다.3A to 3G are cross-sectional views illustrating a planarization method of a semiconductor device in accordance with a first embodiment of the present invention, wherein the oxide film has a reverse selectivity with respect to the oxide film after performing the first CMP process using the slurry for the oxide film. It is shown that the second CMP process is carried out using a slurry having a high polishing selectivity relative to.
먼저, 반도체기판(21)에 활성영역을 정의하는 소자분리절연막(23)을 형성한다.First, an element isolation insulating film 23 defining an active region is formed on the semiconductor substrate 21.
다음, 전체표면 상부에 게이트절연막(도시안됨)을 형성하고, 상기 게이트절연막 상부에 게이트전극용 도전층(도시안됨) 및 마스크절연막(도시안됨)을 형성한다. 상기 마스크절연막은 실리콘질화막(SiN), 산화질화막(SiON) 또는 과산화질화막(SiON)을 사용하여 400 ∼ 800℃의 온도에서 LPCVD방법 또는 PECVD방법으로 300 ∼ 3000Å 두께 형성된 것이다.Next, a gate insulating film (not shown) is formed over the entire surface, and a conductive layer for gate electrode (not shown) and a mask insulating film (not shown) are formed over the gate insulating film. The mask insulating film is formed by using a silicon nitride film (SiN), an oxynitride film (SiON), or a peroxide nitride film (SiON) at a temperature of 400 to 800 ° C. by a LPCVD method or a PECVD method.
그 다음, 게이트전극 마스크를 이용한 사진식각공정으로 상기 마스크절연막, 게이트전극용 도전층 및 게이트절연막을 식각하여 마스크절연막패턴(27), 게이트전극(25) 및 게이트절연막패턴(도시안됨)을 형성한다.Next, the mask insulating layer, the gate electrode conductive layer, and the gate insulating layer are etched by a photolithography process using a gate electrode mask to form a mask insulating layer pattern 27, a gate electrode 25, and a gate insulating layer pattern (not shown). .
다음, 상기 게이트전극(25) 양측 반도체기판(21)에 소오스/드레인영역(도시안됨)을 형성한다.Next, a source / drain region (not shown) is formed in the semiconductor substrate 21 on both sides of the gate electrode 25.
그 다음, 상기 마스크절연막패턴(27), 게이트전극(25) 및 게이트절연막패턴의 측벽에 절연막 스페이서(29)를 형성한다. 이때, 상기 절연막 스페이서(29)는 질화막으로 형성된 것이다.Next, an insulating film spacer 29 is formed on sidewalls of the mask insulating film pattern 27, the gate electrode 25, and the gate insulating film pattern. At this time, the insulating film spacer 29 is formed of a nitride film.
다음, 전체표면 상부에 실리콘층(31)을 형성한다. 이때, 상기 실리콘층(31)은 400 ∼ 1200℃에서 500 ∼ 5000Å 두께로 형성된 것이며, 상기 실리콘층(31)은 도핑 실리콘, 비도핑실리콘, 비정질실리콘 또는 다결정실리콘으로 형성할 수 있다. (도 3a 참조)Next, the silicon layer 31 is formed on the entire surface. In this case, the silicon layer 31 is formed to a thickness of 500 ~ 5000Å at 400 ~ 1200 ℃, the silicon layer 31 may be formed of doped silicon, undoped silicon, amorphous silicon or polycrystalline silicon. (See Figure 3A)
그 다음, 상기 반도체기판(21)의 셀영역에서 비트라인 콘택 및 저장전극 콘택으로 예정된 부분, 즉 폴리 플러그가 형성될 부분을 보호하는 식각마스크를 이용한 식각공정으로 상기 실리콘층(31)을 제거한다.Next, the silicon layer 31 is removed by an etching process using an etching mask that protects portions of the semiconductor substrate 21 that are intended as bit line contacts and storage electrode contacts, that is, portions where poly plugs are to be formed. .
다음, 전체표면 상부에 층간절연막(33)을 형성한다. 이때, 상기 층간절연막(33)은 산화막을 사용하여 3000 ∼ 10000Å 두께로 형성된 것이다. (도 3b 참조)Next, an interlayer insulating film 33 is formed over the entire surface. At this time, the interlayer insulating film 33 is formed to have a thickness of 3000 to 10000 Å using an oxide film. (See Figure 3b)
그 다음, 상기 층간절연막(33) 및 실리콘층(31)을 일반적인 산화막용 슬러리를 이용한 CMP공정으로 연마하여 폴리 플러그(32)를 형성한다. 이때, 상기 CMP공정은 상기 마스크절연막패턴(27)이 노출될 때까지 실시하며, 상기 CMP공정 후 상기 폴리 플러그(32) 및 층간절연막(33)이 과도하게 제거되어 디싱 현상이 발생된다.Then, the interlayer insulating film 33 and the silicon layer 31 are polished by a CMP process using a common oxide film slurry to form a poly plug 32. In this case, the CMP process is performed until the mask insulating film pattern 27 is exposed, and after the CMP process, the poly plug 32 and the interlayer insulating film 33 are excessively removed to cause dishing.
여기서, 상기 CMP공정은 상온에서 2 ∼ 5psi의 연마압력, 50 ∼100rpm의 연마 테이블 속도 하에서 실시된다.Here, the CMP process is carried out at a polishing pressure of 2 ~ 5psi, a polishing table speed of 50 ~ 100rpm at room temperature.
그리고, 상기 일반적인 산화막용 슬러리는 pH6.5 ∼ 8인 알칼리용액으로 연마재로서 실리카(SiO2), 산화세륨(CeO2) 또는 알루미나(Al2O3)를 함유하고, 안정성(stability)을 향상시키기 위하여 KOH가 함유되어 있으며, 포스트 클리닝 특성을 향상시키기 위하여 NH4OH가 함유되어 있다. 또한, 상기 일반적인 산화막용 슬러리는 질화막에 대하여 산화막과 실리콘의 연마선택비가 3 ∼ 5이다. (도 3c 참조)In addition, the general oxide film slurry contains silica (SiO 2 ), cerium oxide (CeO 2 ) or alumina (Al 2 O 3 ) as an abrasive in an alkaline solution having a pH of 6.5 to 8, to improve stability. KOH is included, and NH 4 OH is included to improve post cleaning properties. In addition, the general slurry for oxide films has a polishing selectivity of 3 to 5 between oxide film and silicon with respect to the nitride film. (See Figure 3c)
다음, 상기 마스크절연막패턴(27)을 산화막에 대하여 역선택비를 갖는 슬러리 즉, 질화막에 대하여 고연마선택비를 갖는 슬러리를 이용한 CMP공정으로 연마하여 마스크절연막패턴(27), 층간절연막(33) 및 폴리 플러그(32)를 평탄화시킨다. (도 3d 참조)Next, the mask insulating film pattern 27 and the interlayer insulating film 33 are polished by a CMP process using a slurry having a reverse selectivity with respect to the oxide film, that is, a slurry having a high polishing selectivity with respect to the nitride film. And the poly plug 32 is planarized. (See FIG. 3D)
여기서, 상기 CMP공정은 상온에서 1 ∼ 10psi 연마압력과 10 ∼ 100rpm의 연마 테이블 속도 하에서 실시된다.Here, the CMP process is carried out under a polishing table speed of 1 to 10 psi polishing pressure and 10 to 100 rpm at room temperature.
상기 산화막에 대하여 역선택비를 갖는 슬러리는 pH가 2 ∼ 7이고, 연마제로서 산화망간 (MnO2), 지르코니아 (ZrO2), 알루미나 (Al2O3), 산화 세륨 (CeO2) 또는 이들의 혼합물을 함유하며, 역선택비를 유지하기 위하여 질산(HNO3), 인산(H3PO4), 과수(H2O2) 또는 이들의 혼합물을 함유한다. 즉, 상기 역선택비를 갖는 슬러리를 산성으로 유지하기 위하여 상기 용액들을 함유시킨다.The slurry having a reverse selectivity with respect to the oxide film has a pH of 2 to 7, and as an abrasive, manganese oxide (MnO 2 ), zirconia (ZrO 2 ), alumina (Al 2 O 3 ), cerium oxide (CeO 2 ), or these Mixtures, nitric acid (HNO 3 ), phosphoric acid (H 3 PO 4 ), fruit tree (H 2 O 2 ) or mixtures thereof to maintain reverse selectivity. That is, the solutions are contained to keep the slurry having the reverse selectivity acidic.
상기 연마제는 10 ∼ 500㎚ 크기의 콜로이달(colloidal) 형태나 퓸드(fumed)형태이고, 1 ∼ 20wt%의 농도를 갖는다.The abrasive is in the colloidal or fumed form of 10 to 500nm size, and has a concentration of 1 to 20wt%.
도 4a 내지 도 4f 는 본 발명의 제2실시예에 따른 반도체소자의 평탄화방법을 도시한 공정 단면도이다.4A to 4F are cross-sectional views illustrating a planarization method of a semiconductor device in accordance with a second embodiment of the present invention.
먼저, 반도체기판(41) 상부에 게이트절연막을 형성하고, 상기 게이트절연막 상부에 게이트전극(42) 및 마스크절연막패턴(43)의 적층구조 및 소오스/드레인영역(도시안됨)을 형성한다. 이때, 상기 마스크절연막패턴(43)은 질화막으로 형성된 것이다.First, a gate insulating film is formed on the semiconductor substrate 41, and a stacked structure and a source / drain region (not shown) of the gate electrode 42 and the mask insulating film pattern 43 are formed on the gate insulating film. At this time, the mask insulating film pattern 43 is formed of a nitride film.
다음, 상기 적층구조 측벽에 절연막 스페이서(44)를 형성한다. 이때, 상기 절연막 스페이서(44)는 질화막으로 형성된 것이다.Next, an insulating film spacer 44 is formed on the sidewalls of the stacked structure. At this time, the insulating film spacer 44 is formed of a nitride film.
그 다음, 전체표면 상부에 층간절연막(45)을 형성한다. 이때, 상기 층간절연막(45)은 400 ∼ 600℃의 온도에서 BPSG막을 증착하여 형성된 것이다.Next, an interlayer insulating film 45 is formed over the entire surface. At this time, the interlayer insulating film 45 is formed by depositing a BPSG film at a temperature of 400 ~ 600 ℃.
다음, 상기 층간절연막(45)을 리플로우시켜 평탄화시킨다. 상기 층간절연막(45)은 800 ∼ 1000℃의 온도에서 20 ∼ 30분간 리플로우시킨다.Next, the interlayer insulating film 45 is reflowed and planarized. The interlayer insulating film 45 is reflowed at a temperature of 800 to 1000 캜 for 20 to 30 minutes.
그 다음, 상기 층간절연막(45)을 일반적인 산화막용 슬러리를 이용한 CMP공정으로 소정 두께 연마하여 평탄화시킨다.Then, the interlayer insulating film 45 is polished to a predetermined thickness by a CMP process using a common oxide film slurry and planarized.
다음, 비트라인 콘택마스크를 식각마스크로 상기 층간절연막(45)을 식각하여 비트라인 콘택홀(47)을 형성한다.Next, the interlayer insulating layer 45 is etched using the bit line contact mask as an etch mask to form the bit line contact hole 47.
그 다음, 전체표면 상부에 실리콘층(도시안됨)을 증착한다.A silicon layer (not shown) is then deposited over the entire surface.
다음, 상기 실리콘층을 전면식각공정으로 식각하여 상기 비트라인 콘택홀(47)을 매립하는 비트라인 콘택플러그(49)를 형성한다. (도 4d 참조)Next, the silicon layer is etched through a front surface etching process to form a bit line contact plug 49 to fill the bit line contact hole 47. (See FIG. 4D)
그 다음, 상기 비트라인 콘택플러그(49)와 층간절연막(45)을 일반적인 산화막용 슬러리를 이용한 CMP공정으로 연마하여 상기 마스크절연막패턴(43)을 노출시킨다. 이때, 상기 층간절연막(45)과 비트라인 콘택플러그(49)가 과도하게 연마되어 디싱 현상이 발생한다. (도 4e 참조)Next, the bit line contact plug 49 and the interlayer insulating layer 45 are polished by a CMP process using a general slurry for oxide films to expose the mask insulating layer pattern 43. At this time, the interlayer insulating layer 45 and the bit line contact plug 49 are excessively polished to cause dishing. (See Figure 4E)
다음, 상기 마스크절연막패턴(43), 비트라인 콘택플러그(49) 및 층간절연막(45)을 산화막에 대하여 역선택비를 갖는 슬러리 즉, 질화막에 대하여 고연마선택비를 갖는 슬러리를 이용한 CMP공정으로 연마하여 평탄화시킨다. (도 4f 참조)Next, the mask insulating film pattern 43, the bit line contact plug 49, and the interlayer insulating film 45 are subjected to a CMP process using a slurry having a reverse selectivity with respect to the oxide film, that is, a slurry having a high polishing selectivity with respect to the nitride film. Polish to flatten. (See Figure 4f)
도 5a 내지 도 5d 는 본 발명의 제3실시예에 따른 반도체소자의 평탄화방법을 도시한 공정 단면도로서, 산화막용 슬러리를 이용하여 제1CMP공정을 실시한 후 산화막에 대하여 역선택비를 갖는 슬러리 즉, 실리콘층에 대하여 고연마선택비를 갖는 슬러리를 이용하여 제2CMP공정을 진행하여 평탄화공정을 실시하는 방법을 도시한다.5A to 5D are cross-sectional views illustrating a planarization method of a semiconductor device according to a third exemplary embodiment of the present invention, wherein a slurry having a reverse selectivity with respect to an oxide film after performing the first CMP process using the slurry for oxide films, The method of performing a planarization process by performing a 2nd CMP process using the slurry which has a high polishing selectivity with respect to a silicon layer is shown.
제1실시예의 도 3e 까지의 공정을 진행한 후 산화막용 슬러리를 이용하여 제1CMP공정을 진행한 다음, 산화막에 대하여 역선택비를 갖는 슬러리를 이용하여 제2CMP공정을 진행함으로써 층간절연막(57) 및 마스크절연막패턴(53)이 손실되어 디싱 현상이 발생하는 것을 방지하는 것을 나타낸다. 이때, 산화막에 대하여 역선택비를 갖는 슬러리는 즉, 실리콘에 대하여 고연마선택비를 갖는 슬러리이다. 여기서, 상기 실리콘은 다결정실리콘, 비정질실리콘, 도핑실리콘 또는 비도핑실리콘이 사용된다.After the process up to FIG. 3E of the first embodiment is performed, the first CMP process is performed using the slurry for the oxide film, and then the second CMP process is performed using the slurry having the reverse selectivity with respect to the oxide film. And preventing the mask insulating film pattern 53 from being lost to cause dishing. At this time, the slurry having a reverse selectivity with respect to the oxide film is a slurry having a high polishing selectivity with respect to silicon. Here, the silicon is used polycrystalline silicon, amorphous silicon, doped silicon or undoped silicon.
이때, 상기 역선택비를 갖는 슬러리를 이용한 CMP 공정은 상온에서 1 ∼ 10psi 연마압력과 10 ∼ 100rpm의 연마 테이블 속도 하에서 실시된다.At this time, the CMP process using the slurry having the reverse selectivity is carried out at a room temperature of 1 to 10 psi polishing pressure and a polishing table speed of 10 to 100 rpm at room temperature.
상기 역선택비를 갖는 슬러리는 pH가 2 ∼ 7이고, 연마제로 산화망간 (MnO2), 지르코니아 (ZrO2), 알루미나 (Al2O3), 산화 세륨 (CeO2) 또는 이들의 혼합물을 함유한다.The slurry having the reverse selectivity has a pH of 2 to 7 and contains manganese oxide (MnO 2 ), zirconia (ZrO 2 ), alumina (Al 2 O 3 ), cerium oxide (CeO 2 ) or a mixture thereof as an abrasive. do.
그리고, 상기 연마제는 50 ∼ 500㎚ 크기의 콜로이달(colloidal) 형태나 퓸드(fumed)형태이고, 1 ∼ 20wt%의 농도를 갖는다.In addition, the abrasive is a colloidal form or a fumed form having a size of 50 to 500 nm, and has a concentration of 1 to 20 wt%.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 화학적 기계적 연마방법은, 일반적인 산화막용 슬러리를 이용한 CMP공정과 산화막에 대하여 역선택비를 갖는 슬러리를 이용한 CMP공정을 병행하여 평탄화 공정을 실시함으로써 디싱 현상을 방지하여 평탄화를 원활하게 하고, 과도연마에 따른 소자간의 절연 특성이 열화되는 것을 방지하여 소자의 전기적 특성 및 수율을 향상시키는 이점이 있다.As described above, in the chemical mechanical polishing method of the semiconductor device according to the present invention, a dishing phenomenon is performed by performing a planarization process by performing a CMP process using a slurry for general oxide films and a CMP process using a slurry having a reverse selectivity with respect to the oxide film. By preventing the smoothing and smoothing, and prevent the deterioration of the insulating properties between the devices due to overpolishing has the advantage of improving the electrical properties and yield of the device.
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